38译码器实现逻辑电路ppt课件
74LS138部份38译码器部份实验
74LS138部份38译码器部份实验38译码器是通过3条线来达到控制8条线的状态，即2的3次方。
在电路中，起到扩展IO资源用。
74LS138引脚定义：74LS138逻辑表：相关原理：程序运行照片：以下实验通过P1.0,P1.1,P1.2三条数据线通过74LS138译码作一个8路跑马灯实验。
接线方法：1、用4PIN数据排线插入CPU部份的JP44的P1.0-P1.3 口.另一端插入74LS138部份的JP22作为数据输入。
2、用一条8PIN数据排线，连接78LS138的输出口JP25到 8路指示灯的JP32，运行可看到跑马灯。
程序流程图：汇编语言参考程序：org 0000hajmp mainorg 0080h ;;定义P1.0,P1.1,P1.2 分别为AA,BB,CC 以便在程序中描述AA EQU P1.0BB EQU P1.1CC EQU P1.2MAIN:CLR CC ;状态1 A,B,C为000CLR BBCLR AACALL DELAY ;调用延时CLR CC ;状态2 A,B,C 为100 CLR BBSETB AACALL DELAY ;调用延时CLR CC ;状态2 A,B,C 为010 SETB BBCLR AACALL DELAYCLR CCSETB BBSETB AACALL DELAYSETB CCCLR BBCLR AACALL DELAYSETB CCCLR BBSETB AACALL DELAYSETB CCSETB BBCLR AACALL DELAYSETB CCSETB BBSETB AACALL DELAYJMP MAIN ;重新开始DELAY: ;延时子程序MOV R5,#255D3:MOV R2,#255D4: DJNZ R2,D4 DJNZ R5,D3RETEND。
译码器(Decoder) 数电课件
用三片74LS138实现5—24线译码器如图4.6.1—4所示。 图4.6.1—4
7. 数据分配器(Data Demultiplexer)
Ⅰ. 逻辑功能 将一路输入数据根据地址选择码分配给多路输出中的某一路进行输出。
Ⅱ. 功能表 1—4路数据分配器的功能表如表4.6.1—2所示。
表4.6.1—2
1. 外形图
七段显示器（数码管）的外形图如图4.6.3—1所示。
图4.6.3—1
2. 驱动电路
2. 真值表
非完全译码七段数字显示译码器的真值表如表4.6.3—1所示。
表4.6.3—1
3. 逻辑函数表达式
非完全译码七段数字显示译码器的逻辑函数表达式为
a A C BD BD b B CD C D c BCD d A BD C D BC BCD e BD CD f A BC C D BD g A BC BC C D
Ci Ai，Bi，Ci1 m 3，5，6，7
m3 gm5 gm6 gm7 Y3 gY5 gY6 gY7
用二进制译码器实现一位全加器的逻辑电路图如图4.6.1—2所示。 图4.6.1—2
Ⅱ. 级联 用两片74LS138实现4—16线译码器如图4.6.1—3所示。
图4.6.1—3
（公式4.6.6）
4. 逻辑电路图
非完全译码七段数字显示译码器的逻辑电路如图4.6.3—2所示。
图4.6.3—2
完全译码七段显示译码器的真值表如表4.6.3—2所示。
表4.6.3—2
返回
3. 真值表
4—10线译码器的译码方式有完全译码方式和非完全译码方式两种。
完全译码4—10线译码器的真值表如表4.6.2—1所示。 表4.6.2—1
三八译码器解读
《集成电路设计实践》报告题目：3-8译码器设计院系：自动化学院电子工程系专业班级：微电学生学号：学生姓名：指导教师姓名：戴力职称：讲师起止时间：2015.12.25-2016.01.08成绩：一、设计任务1) 依据3-8译码器的真值表，给出3-8译码器的电路图，完成3-8译码器由电路图到晶体管级的转化（需提出至少2种方案）；2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间；3) 遵循设计规则完成译码器晶体管级电路图的版图，流程如下：4) 版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）；5) 版图检查与验证（DRC检查）；6) 针对自己画的版图，给出实现该电路的工艺流程图。
二、电路设计方案的确定3-8译码器真值表由三个输入端A,B,C和八个输出端Y0,Y1,Y2,Y3,Y4,Y5 ,Y6,Y7组成，输入输出用二进制表示。
从真值表可看出3-8译码器的八个输出管脚，任何时刻要么全为高电平1—芯片处于不工作状态，要么只有一个为低电平0，其余7个输出管脚全为高电平1。
如果出现两个输出管脚在同一个时间为0的情况，说明该芯片已经损坏。
可通过使用三输入与非门及反相器实现功能，三输入与非门由三个pmos和三个nmos组成。
三、电路特性及其仿真首先用S-Edit软件画出电路的模拟图，然后检查所画电路是否存在错误，将各个管子的尺寸标注出来，检查无误后点击T-Spice按钮将出现电路的网表图，然后给检测出的电路网表加上电源和输入信号，经检查，确认添加无误后进行电路模拟仿真，即可得到电路模拟仿真图像。
网表如下：仿真图如下：电路图如下：结果：据仿真结果和设计电路要求对比可以看出，所设计的电路满足设计需求，并且可以实现3-8译码器的功能，所以设计的电路是可以正常使用的。
四、版图的布局规划及基本单元设计根据前面所画的电路模拟图，可以看出3-8译码器需要30个PMOS和30个NMOS，PMOS和NOMS一部分组成反向器，一部分组成多个逻辑门，制作版图时采用L-Edit软件，制作版图时应注意版图各层的相关设计规则及对尺寸的要求，在制作版图时需注意所有光刻孔的几何尺寸都必须大于或等于最小距离。
组合逻辑3-8译码器
M :out std_logic_vector（3 downto 0)）;——加入4位功能选择位）；
END decoder_3_8;
ARCHITECTURErtfOFdecoder_3_8IS
signal input：STD_LOGIC_VECTOR(2 downto 0);
选择下载文件，点击“Start”开始下载，并可以看到下载进度
三、实验接线及说明
A、B、C、G1、G2AN、G2BN分别对应实验箱底板SW1-SW6
Y0N—Y7N分别对应实验箱底板IO9—IO16
实验接线：用导线将IO9—IO16与8位LED L1—L8相连，LED为高电平点亮
控制拨码开关SW1—SW6,观察L1—L8显示状态是否与预期输出结果一置。
图1 74LS138译码器逻辑图
表1 74LS138译码器的真值表
G1
G2A
G2B
C
B
A
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
X
1
X
XXΒιβλιοθήκη X111
1
1
1
1
1
X
X
1
X
X
X
1
1
1
1
1
1
1
1
0
X
X
X
X
X
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
1
1
1
1
38译码器原理
38译码器原理38译码器是一种常见的数字逻辑电路，它在数字系统中扮演着十分重要的角色。
它能够将输入的数字信号进行解码，输出对应的控制信号，从而实现不同功能的控制。
本文将对38译码器的原理进行介绍，希望能够帮助读者更好地理解和应用这一电路。
首先，我们来看一下38译码器的基本结构。
38译码器由三个输入端和八个输出端组成，输入端共有三位，输出端共有八位。
在输入端，我们可以输入0至7的数字信号；而在输出端，每个输出端对应一个特定的数字信号。
当输入端接收到某一数字信号时，对应的输出端将会输出高电平信号，而其他输出端则输出低电平信号。
接下来，我们来详细了解38译码器的工作原理。
当输入端接收到一个数字信号时，比如输入为3，那么在输出端，对应的第3个输出端将会输出高电平信号，而其他输出端则输出低电平信号。
这样，我们就可以根据输入端的信号来控制对应的输出端，实现不同功能的控制。
在实际应用中，38译码器通常被用于数字系统中的地址译码和显示控制等方面。
在地址译码中，它可以根据输入的地址信号来选择对应的存储单元或外设，实现对存储器或外设的控制和访问。
而在显示控制中，它可以根据输入的数字信号来控制七段数码管等显示设备，实现数字信息的显示和输出。
除此之外，38译码器还可以与其他逻辑电路相结合，实现更复杂的逻辑功能。
比如，它可以与门电路、触发器等组合，构成各种数字逻辑电路，满足不同的应用需求。
因此，熟练掌握38译码器的原理和应用对于数字系统的设计和实现至关重要。
总的来说，38译码器作为一种常见的数字逻辑电路，具有解码输入信号并输出对应控制信号的功能，其原理和应用十分重要。
通过本文的介绍，相信读者对38译码器有了更深入的了解，希望能够对读者在数字系统设计和应用中起到一定的帮助。
希望本文能够帮助读者更好地理解38译码器的原理和应用，同时也希望读者能够在实际应用中灵活运用这一电路，为数字系统的设计和实现提供帮助。
数字电路译码器PPT课件
(2) 写出标准与—或表达式→与
S1
非表达式。
S2
Y1 ABC ABC C
S3
= ABC ABC ABC ABC ABC
74LS138
= m1 m3 m5 m6 m7
Y 9 A3 A2 A1A0 …
Y 15 A3 A2 A1A0
第27页/共45页
A
S1
S2
S3
D
C B
(4) 画连线图
令A3=A、A2=B、A1=C、A0=D
S1 S2 S3
& Y
第28页/共45页
6.2.3 显示译码器
能够显示数字的器件称为数字显示器。 显示译码器----将与数字对应的二进制代码翻译成数字 显示器所能识别的信号的译码器。
Y3 A2 A1A0 m3
Y4 A2 A1 A0 m4
Y5 A2 A1A0 m5
令A2=A、A1=B、A0=C
Y6 A2 A1 A0 m6 Y7 A2 A1A0 m7
Y m1m3 m5 m6 m7 Y1Y 3Y 5Y 6Y 7
Y2 m0 m7 Y 0Y 7
第24页/共45页
第26页/共45页
(3) 将逻辑函数式和4-16译码器输出表达式比较
Y 0 A3 A2 A1A0
Y 1 A3 A2 A1A0 Y 2 A3 A2A1A0 … Y 7 A3A2 A1A0
Y 8 A3 A2 A1A0
令A3=A、A2=B、A1=C、A0=D
F m0 m1m3 m14 m15 Y 0Y 1Y 3Y 14Y 15
S1
EDA设计38译码器
班级：通信13-3班姓名：王亚飞学号：1306030318 指导教师：成绩：电子与信息工程学院信息与通信工程系摘要EDA技术是以微电子技术为物理层面，现代电子设计技术为灵魂，计算机软件技术为手段，最终形成集成电子系统或专用集成电路ASIC为目的的一门新兴技术。
而VHDL语言是硬件描述语言之一，其广泛应用性和结构的完整性使其成为硬件描述语言的代表。
随着社会经济和科技的发展，越来越多的电子产品涌如我们的日常生活当中，在日常生活中译码器起着不可忽视的作用。
本设计就是运用VHDL语言设计的3-8译码器。
3-8译码器电路的输入变量有三个即D0，D1，D2，输出变量有八个Y0-Y7，对输入变量D0，D1，D2译码，就能确定输出端Y0-Y7的输出端变为有效（低电平），从而达到译码目的。
关键词：EDA；3-8译码器1实验目的1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、初步掌握VHDL语言的常用语句。
3、掌握VHDL语言的基本语句及文本输入的EDA设计方法。
2实验背景2.1 VHDL的简介VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
但是，由于它在一定程度上满足了当时的设计需求，于是他在1987年成为A I/IEEE的标准（IEEE STD 1076-1987）。
1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。
目前，大多数的CAD厂商出品的EDA软件都兼容了这种标准。
VHDL的英文全写是：VHSIC （Very High eed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
初识EDA--2三八译码器
5-13
全编译成功界面
4、管脚分配
在前面选择好一个合适的目标器件（在这个实验中选择为 EP1C6Q240C8），完成设计的分析综合过程，得到工程的数 据文件以后，需要对设计中的输入、输出引脚指定到具体的器件 管脚号码，指定管脚号码称为管脚分配或管脚锁定。
1）点击Assignments菜单下面的Assignment Editor，进入到引 脚分配窗口。如图5-14所示。
5-7
新建设计文件选择窗口
2）在New对话框（图5-7）中选择Device Design Files页下的 Block Diagram/Schematic File，点击OK按钮，打开图形编辑 器对话框，如图5-8所示。图中标明了常用的每个按钮的功能。
5-8
QUARTUS图形编辑器对话框
QUARTUSII图形编辑器也称块编辑器（Block Editor）， 用于以原理图（Schematics）和结构图（Block Diagrams）的 形式输入和编辑图形设计信息。QUARTUSII图形编辑器可以读取 并编译结构图设计文件（Block Design File）和MAXPLUSII图 形设计文件（Graphic Design Files），可以在QUARTUSII软件 中打开图形设计文件并将其另存为结构图设计文件。
5-16
Node Finder对话框
双击OK按钮，完成设置。进入管脚分配窗口，如图5-17所示。
5-17
管脚分配
在图5-17中以锁定端口A的管脚为例，其它端口的管脚锁定与 其基本一致。选择端口A的对应Assignment Name 待其变为蓝色， 双击之，出现下拉菜单选取如图5-17所示的Location（Accepts wildcards/groups）选项。选择端口A的对应Value栏， 待其变 为蓝色，输入对应的管脚名121，按回车键，软件将自动将其改为 PIN_121，同时蓝色选择条会自动跳转到Value栏的下一行，这表 明软件已经将输入端口A分配到FPGA的121引脚上，如图5-18所 示。
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0
X XXX1 1 1 1 1 1 1 1
X
1 XXX1 1 1 1 1 1 1 1
1
0 00011111110
1
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0 01111110111
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0 10011101111
1
0 10111011111
1
0 11010111111
1
0 11101111111
Z1 AC' A'BCAB'C m(3,4,5,6) Z1 m(3,4,5,6) (m3'm4' m5' m6' )'
Z2 BCA'B'C m(1,3,7)
Z2 m(1,3,7) (m1'm3'm7' )'
Z3 A'BAB'C m(2,3,5)
Z3 m(2,3,5) (m2' m3'm5' )'
利用附加控制端进行扩展 例： 用74HC138（3线—8线译码器）
4线—16线译码器
D3=0
Zi' mi'
D3=1
二、二—十进制译码器
将输入BCD码的10个代码译成10个高、低电平的输出信号 BCD码以外的伪码，输出均无低电平信号产生
例：74HC42
Yi'mi' (i0~9)
三、用译码器设计组合逻辑电路
用二极管与门阵 列组成的3线－8 线译码器
逻辑表达式：
用电路进行实现
集成译码器实例：74HC138
附加 控制端
SS3S2S1
Yi' (S mi)'
低电平 输出
74HC138的功能表：
输
入
输
出
S1 S2' S3' A2 A1 A0 Y 7 ' Y 6 ' Y 5 ' Y 4 ' Y 3 ' Y 2 ' Y 1 ' Y 0 '
Z4 A'BC' B'C' ABC m(0,2,4,7)Z4 m(0,2,4,7) (m0' m2' m4' m7' )'
例：写出由74HC138和门电路组成的组合逻辑电路的表达式。
Y2
Y1
Y1Y0Y2Y4Y6 m0 m2m4 m6
m0m2m4m6 CBACBACBA CBA
Y2
Y1
Y2Y1Y3Y5Y7 m1m3m5 m7
m1m3m5m7 CBACBA CBACBA
1. 基本原理 3位二进制译码器给出3变量的全部最小项; 。。。 n位二进制译码器给出n变量的全部最小项;
任意函数 将n位二进制译码输出的最小项组合起来，可获 得任何形式的输入变量不大于n的组合函数
Y ∑m i
2. 举例
例：利用74HC138设计一个多输出的组合逻辑电路，输出 逻辑函数式为：
Z1 AC ' A'BC AB'C Z2 BC A'B'C Z3 A'B AB'C Z4 A'BC ' B'C ' ABC
4.3.2 译码器
译码：将每个输入的二进制代码译成对应的输出高、低 电平信号。
常用的有：二进制译码器，二-十进制译码器，显示译码
器等
输入
输出
一、二进制译码器
A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
例：3线—8线译码器 0 0 0 0 0 0 0 0 0 0 1
001 0000001 0
01 0000001 00
01 1 00001 000
1 000001 0000ຫໍສະໝຸດ 1 01 001 00000
1 1 001 000000
1 1 1 1 0000000
真值表 Y 0
A
' 2
A
' 1
A
' 0
m0
Y1
A
' 2
A
' 1
A
0
m1
Y2
A
' 2
A
1
A
' 0
m2
...
Y7 A2A1A0 m 7