QuartusII设计流程

键 8
键 7
键 6
键 5
键 4
键 3
键 2
键 1
1.8V 块 模 源 压 电
实验电路信号资源符号图说明
译 码 器 (a) (b) HEX (c) 单 脉 冲 (d) (e)
(1) 图 (a)是十六进制7段全译码器，它有7位输出，分别接7段数码管的7个 显示输入端：a、b、c、d、e、f和g。它的输入端为D、C、B、A，其中，D为 最高位，A为最低位。例如，若所标输入的口线为PIO19～16，表示PIO19接D， 18接C，17接B，16接A。 (2) 图 (b)是高低电平发生器，每按键一次，输出电平由高到低或由低到高 变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。 (3) 图 (c)是十六进制码(8421码)发生器，由对应的键控制输出4位二进制构 成的1位十六进制码，数的范围是0000～1111，即H0～HF。每按键一次，输 出递增1，输出进入目标芯片的4位二进制数将显示在该键对应的数码管上。 (4) 图 (d)是单次脉冲发生器，每按一次键，输出一个脉冲，与此键对应的 发光管也会闪亮一次，时间20 ms。 (5) 图 (e)是琴键式信号发生器，当按下键时，输出为高电平，对应的发光 管发亮；当松开键时，输出为低电平，此键的功能可用于手动控制脉冲的宽度。
4、选择目标芯片
执行Assignments│Device 命令，选择目标芯片。 syclone →EP1C3TC144
5、编译
选择 Processing 菜单的 Start Compilation 项或 Quartus II工具栏中的Start Compilation快捷键，启动 全程编译。
全程编译成功
6、引脚锁定
打开工程，在菜单Assignments中选Assignments Editor按 钮，先单击右上方的Pin，在location列中双击，选中需要的 引脚名，依此类推，锁定所有引脚。最后点击盘。 引脚锁定后，必须再编译一次。
上面的表格里To列对应的行中双击鼠标左键，将 显示本工程中所有的输入输出端口，选择要分配 的端口即可，在 Location 对应的行中双击鼠标左 键，将显示芯片所有的引脚，选择要使用的引脚 即可。引脚锁定后，存储引脚锁定信息，之后必 须再编译一次（Processing→Start Compilation）
第三行是顶层文件的实体名，这里 即为 cnt10
2、进入文本编辑方式
选择菜单“File”→“New”， 在 New 窗口中的“Device Design Files”中选择编辑 文件的语言类型，这里选 择“VHDL File” 。
3、文件存盘
文件存盘。选择菜单“File” →“Save As”，找到要保存 的文件夹F:\CNT，文件名 应与实体名一致 。当出现 图 中所示的“Do you want to create a new project with this file?”对话框时， 若单击“是”，则直接进 入创
ByteBlaster
1 2
低 频 组 中 频 组
目 标 芯 片 适 配 座 B2
Clock0
在 线 下 载 口
目 标 板 插 座 2
发 开 验 EDA实 片 芯 标 目 CPLD/FPGA
显 示 控 制 器 件 2
显 示 控 制 器 件 1
J3B
目 标 板 插 座 1
高 频 组
PS/2 接 口 在 线 下 载 通 讯 接 口
GW48的连接方式共有11套电路结构模式 P240页
数 码 8 数 码 7 数 码 6 数 码 5 数 码 4 数 码 3 数 码 2 数 码 1 扬 声 器
译 码 器
译 码 器
译 码 器
译 码 器
译 码 器
译 码 器
译 码 器
译 码 器 PIO19-PIO16 PIO23-PIO20 PIO27-PIO24 PIO31-PIO28 PIO35-PIO32 PIO39-PIO36 PIO43-PIO40 PIO47-PIO44
GW48结构图信号名与引脚对照表
（249页）
一位全加器的设计
引脚锁定 a—pin_1；b—pin_2；cin—pin_3；sum—pin_11； cout—pin_32 选择编程模式5
实验二 8位全加器的设计
（1）打开QuartusII，执行File|New，在New窗口中的Device Design Files中选择VHDL Files，然后在VHDL文本编译窗中输 入程序。执行File|Save As，找到已设立的文件夹，存盘文件名 应该与实体名一致。 （2）将设计项目设置成可调用的元件 选择File→create/update→create symbol Files for current file 命令，将转换好的元件存在当前工程的路径文件夹中。 选择编程模式1，键2、键1输入8位加数，键4out。
1、四舍五入判别电路
library ieee; architecture art of sshwr use ieee.std_logic_1164.all; is signal use ieee.std_logic_unsigned.al d:std_logic_vector(3 downto 0); l; begin entity sshwr is port(d0,d1,d2,d3:in std_logic;d<=d3&d2&d1&d0; Dout:out std_logic); process(d) begin 本实验选择模式 5（NO。5） end entity sshwr; 4位开关输入为 IF D0 1 PIO0 PIN1 CONV_INTEGER(d)>= D1 3 PIO1 PIN2 5 THEN D2 2 PIO2 PIN3 D3 4 PIO3 PIN4 DOUT<='1'; 输出为LED D1灯 ELSE 5 PIO8 PIN11 DOUT<='0';
结构模式 NO.1 。适用于作加法器、减法器、比较器或乘法器 结构模式 NO.0 。此电路可用于设计频率计，周期计，计数器等等
SPEAKER
结构模式NO.5。


(1) 结构图NO.0此电路可用于设计频率计、周期计、计数器等。 (2) 结构图NO.1：适用于作加法器、减法器、比较器或乘法器等。 (3) 构图NO.2：可用于作VGA视频接口逻辑设计，或使用数码管8至数 码管5共4个数码管作七段显示译码方面的实验；
2、四个开关控制一盏灯的逻辑电路 NO.5
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sxy is port(k0,k1,k2,k3:in std_logic; Dout:out std_logic ); end entity sxy; architecture art of sxy is signal k:std_logic_vector(3 downto 0); begin k<=k3&k2&k1&k0; process(k0,k1,k2,k3) begin case k is when "0000" =>Dout<='0'; when "0001" =>Dout<='1'; when "0011" =>Dout<='0'; when "0010" =>Dout<='1'; when "0110" =>Dout<='0'; when "0111" =>Dout<='1'; when "0101" =>Dout<='0'; when "0100" =>Dout<='1'; when "1100" =>Dout<='0'; when "1101" =>Dout<='1'; when "1111" =>Dout<='0'; when "1110" =>Dout<='1'; when "1010" =>Dout<='0'; when "1011" =>Dout<='1'; when "1001" =>Dout<='0'; when "1000" =>Dout<='1'; when others =>Dout<='X'; end case; end process; end architecture art;
RS-232
单 片 机 接 口 器 件
AIN0 口 接 拟 模 器 位 电 JP2 座 换 切 路 电 口 接
键 B
键 置 配 式 模
键 A
位 复 统 系
B8 路 电 生 发 钟 时
AIN1
入 输 号 A/D信
AOUT
出 输 号 D/A 信
D16
D15
D14
D13
D12
D11
D10
D9
5V ,+/-12V 3.3V, 2.5V



(4) 构图NO.3：特点是有8个琴键式键控发生器，可用于设计八音琴等 电路系统。也可以产生时间长度可控的单次脉冲。 (5) 构图NO.4适合于设计移位寄存器和形计数器等。 (6) 构图NO.5此电路结构有较强的功能，特点有3个单次脉冲发生器。 主要含9大模块：普通内部逻辑设计模块、RAM/ROM接口、VGA视频 接口、2个PS/2键盘接口、A/D转换接口、D/A转换接口、LM311接口、 单片机接口、RS232通信接口。 (7) 结构图NO.6此电路与NO.2相似，但增加了2个4位2进制数发生器。 (8) 结构图NO.7：此电路适合于设计时钟、定时器、秒表等。 (9) 结构图NO.8：此电路适用于作并进/串出或串进/并出等工作方式的 寄存器、序列检测器和密码锁等逻辑设计。 (10) 结构图NO.9：此电路结构可验证交通灯控制等类似的逻辑电路。 (11) 结构图NO.B)：此电路适用于8位译码扫描显示电路方面的实验。