EDA 1位全加器实验报告
一位全加器实验报告
一位全加器实验报告一位全加器实验报告引言：全加器是数字电路中常用的逻辑门，用于将两个二进制数相加并输出和与进位。
本实验旨在通过搭建一位全加器电路并进行测试，加深对数字电路原理的理解。
一、实验背景数字电路是现代电子技术中的重要组成部分，其广泛应用于计算机、通信等领域。
全加器作为数字电路的基础，具有重要的意义。
全加器的设计和实现对于提高计算机的运算速度和效率至关重要。
二、实验目的1. 了解全加器的原理和工作方式；2. 掌握全加器的电路搭建方法；3. 进行全加器的测试，验证其正确性。
三、实验材料和器件1. 电路实验箱；2. 电源；3. 逻辑门集成电路（如74LS08、74LS32等）；4. 连线和插线板。
四、实验原理全加器是由两个半加器和一个或门组成的。
半加器用于计算两个二进制位的和与进位，全加器则利用半加器的结果和第三个输入位的进位来计算三个二进制位的和与进位。
五、实验步骤1. 首先，将所需的逻辑门集成电路插入插线板中；2. 将电源连接到插线板上的电源接口上，并调整电源电压；3. 按照全加器的电路图，将逻辑门按正确的方式连接起来；4. 完成电路的搭建后，将输入信号接入逻辑门的输入端，将输出信号接入逻辑门的输出端；5. 打开电源，观察输出结果；6. 调整输入信号，测试多种情况下的输出结果。
六、实验结果与分析通过实验，我们得到了全加器的输出结果。
在输入信号为0、0、0的情况下，输出结果为0、进位为0；在输入信号为0、1、0的情况下，输出结果为1、进位为0；在输入信号为1、1、0的情况下，输出结果为0、进位为1；在输入信号为1、1、1的情况下，输出结果为1、进位为1。
实验结果与预期一致，说明全加器的电路搭建正确。
七、实验总结通过本次实验，我们深入了解了全加器的原理和工作方式，并通过实际操作验证了其正确性。
全加器作为数字电路中的重要组成部分，对于计算机等领域的应用具有重要意义。
通过实验，我们不仅加深了对数字电路原理的理解，还提高了实际操作的能力。
EDA1位加法器
EDA 技术实验报告实验项目名称：在QuartusII中用原理图输入法设计1位加法器实验日期： 2012年5月7日实验成绩：实验评定标准：1）实验程序是否正确A（）B（）C（）A（）B（）C（）2）实验仿真、结果及分析是否合理3）实验报告是否按照规定格式A（）B（）C（）1、实验目的熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
2、实验器材电脑一台、GW48 EDA/SOPC试验箱。
3、实验内容（实验过程）1.实验内容：按照附录四介绍的方法和流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
2.实验过程：A.打开Quartus II 软件，选择new project wizard新建项目。
B.在该项目下新建图形文件，完成半加器的设计。
C.进行编译和仿真，记录实验结果。
D.为了构成全加器的项目设计，将该半加器设置成可调用的元件，即生成一个元件符号存盘，以待在高层次设计中调用。
E. 在该项目下新建图形文件，调入上步存盘的半加器，完成全加器的设计。
F.将该项目设置成顶层文件，进行编译和仿真，并记录实验结果。
G.将全加器设置成可调用的元件，以待在高层次设计中调用。
4、实验程序1. 半加器的电路原理图：2. 全加器的电路原理图：5、实验仿真、结果及分析1. 半加器的波形仿真图：2. 全加器的波形仿真图：实验分析：1. 根据实验要求和步骤建立半加器的实验原理图，完成半加器的设计，并进行编译和仿真。
由上面的半加器仿真波形图可知，在存在延时的情况下，a、b分别为两个输入端，co为进位输出端口，s为本位和输出端口。
当a=0，b=1或a=1，b=0时，co=0，s=1；当a=0，b=0时，co=0，s=0；当a=1，b=1时，co=1，s=1；即完成半加器的设计。
2. 同理，完成全加器的设计。
ain ,bin 是两个输入端口；cin 是相邻低位的进位；sum是本位和，cout是进位输出端。
eda一位全加器1
一位全加器设计摘要EDA技术就是以计算机为工具，设计者在EDA软件平台（quartus II）上，用硬件描语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。
目录一、设计任务与要求 41.1实验目的 41.2实验内容 4二、总体设计思路 4三、实验步骤 51、半加器定义 52、用模块例化方式设计一位全加器83、一位全加器功能仿真波形9四、实验总结12一、设计任务与要求1.1实验目的1、学会使用Quartus Ⅱ软件，使用Verilog语言设计简单的逻辑电路；2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。
1.2实验内容利用Quartus II软件设计一位全加器。
二、总体设计思路利用Quartus II软件设计一位全加器，可以使用原理图输入方式完成半加器电路，再构成一位全加器原理图电路进行编译与仿真。
也可以使用Verilog语言描述后进行编译与仿真。
利用Verilog语言描述时，根据描述方式不同，分为门级结构描述、数据流描述、行为描述、层次化方式描述等。
本次试验决定采用Verilog语言层次化方式设计一位全加器。
用两个半加器和一个或门电路构成一位全加器。
如下图2.1所示，通过设置半加器模块并调用组合或门之后实现该电路。
此设计相当于采用了层次化的设计方法，半加器为底块模块，全加器为顶层模块，在顶层模块中调用底层模块（或称模块例化），类似于在原理图设计中调用元器件来构成整个系统。
图2.1三、实验步骤1、半加器定义打开Quartus软件，新建Verilog语言模块（Verilog HDL File），在其中输入半加器的定义语句：module half_add(a,b,so,co);input a,b; output so,co;assign co=a&b; assign so=a^b;endmodule图3.1 如右上图3.1，保存至D:\My_design\add\half_add.v。
EDA实验报告范例
EDA技术的相关网址：
• END F_ADDER_1;
• ARCHITECTURE a OF F_ADDER_1 IS • COMPONENT XOR_1 • PORT (A1,B1:IN std_logic; • C1: OUT std_logic); • END COMPONENT; • COMPONENT NAND_2 • PORT (A1,B1:IN std_logic; • C1: OUT std_logic); • END COMPONENT; • SIGNAL S1,S2,S3: std_logic ; • BEGIN
• 三、 实验条件
• (1) 电脑。 • (2) 开发软件： QuartusII 。 • (3) 实验设备： EL－ EDA－V型 • EDA 实 验 开 发 系 统。 • (3) 拟用芯片： ACEX1K: • EP1K100QC2083。
•
四、 实验设计
1)全加器的逻辑图
由异或门和二输入端与非门构 成的1位二进制全加器如图所示。
实验教学目的：
了解一类可编程逻辑器件，掌握一门硬件描述 语言，熟悉使用一种EDA设计工具，设计自己的芯片。
教材及参考资料
教材：
《EDA技术及应用》谭会生、张昌凡 编著 西安电子科技大学出版社
参考资料：
《CPLD技术及其应用》宋万杰 等编著 西安电子科大出版社出版 《VHDL硬件描述语言与数字逻辑电路设计》 侯伯亨 顾新 等编著 西安电子科技大学出版社 《CPLD/FPGA的开发和应用》徐光辉 等编著 电子工业出版社出版
• --与非门的VHDL描述
• • • • • • • • • • LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY NAND_2 IS PORT( A1,B1: IN std_logic; C1: OUT std_logic); END NAND_2; ARCHITECTURE c OF NAND_2 IS BEGIN C1<=A1 NAND B1; END c;
EDA技术实验报告(1)
实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的低位进位输入信号cin相接。
1位全加器f-adder由2个半加器h-adder和一个或门按照下列电路来实现。
半加器h-adder由与门、同或门和非门构成。
四位加法器由4个全加器构成1234三、实验内容：1. 熟悉QuartusII软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII设计流程见教材第五章:QuartusII应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor）（2）按照给定的原理图输入逻辑门(symbol－>enter symbol)（3）根据原理图连接所有逻辑门的端口，并添加输入/输出端口（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
EDA 1位全加器
课程名称：EDA技术与FPGA应用设计实验项目：1位全加器2012年 6 月22 日一、实验目的①熟悉ispDesignEXPERT System、Quartus II原理图设计流程的全过程。
②学习简单组合电路的设计方法、输入步骤。
③学习层次化设计步骤。
④学习EDA设计的仿真和硬件测试方法。
二、实验原理1位全加器可以由2个半加器及1个或门连接而成，因此首先完成如图的半加器设计。
使用原理图输入的方法先进行底层半加器设计，在建立上层全加器设计文件，调用半加器和或门符号，连线完成原理设计。
半加器原理图全加器原理图三、主要仪器设备Isp Design EXPERT软件，FPGA配置存储芯片，硬件电路板。
四、实验步骤（1）启动Isp Design EXPERT软件，并创立半加器设计项目和选择器件ispLSI 1016E。
（2）添加原理图输入源文件（3）根据上图添加半加器中的元件符号和输入输出符号，然后连线，画好半加器。
（4）将图形中半加器的添加输入输出端口并锁定引脚。
（5）画出半加器的仿真波形。
（6）删掉半加器的输入输出端口链接和引脚，将半加器变成模块的形式并保存。
（7）再把半加器当作元件，按照原理图链接。
（8）根据图形标记输入输出和锁定引脚（9）保存所完成的全加器图（10）建立波形仿真源文件，分别进行功能和时序仿真（11）接好编程电缆，选择Scan Board命令。
完成一个包含菊花链中所有器件的基本结构文件。
（12）添加JEDEC文件和器件编程。
（13）根据锁定的引脚观察实验板上相应的LED灯的变化。
五、实验结果及分析设计校验过程：功能仿真：在设计输入阶段，进行逻辑功能验证，称为功能仿真或前仿真。
时序仿真：在选择了具体器件并完成布局布线方案后进行的时序仿真称为后仿真或延时仿真。
由于不同器件的内部延时不一样，不同的布局、布线方案也给延迟造成了很大的影响，因此在设计处理以后，分析时序关系，估计设计的性能以及检查和消除竞争冒险等是必要的。
一位全加器的实验报告
一位全加器的实验报告一位全加器的实验报告摘要：本实验旨在通过搭建一位全加器电路，探究数字电路中的加法运算原理。
通过实验，我们成功验证了全加器的功能，并观察到了其在二进制加法中的作用。
实验结果表明，全加器是一种重要的数字电路元件，能够实现多位二进制数的相加运算。
引言：全加器是一种常见的数字电路元件，用于实现二进制数的相加运算。
它能够处理两个输入位和一个进位位，并输出一个和位和一个进位位。
全加器的设计和实现对于数字电路的理解和应用具有重要意义。
本实验将通过搭建一位全加器电路，探究其工作原理和应用。
材料与方法：1. 逻辑门：与门、或门、异或门、非门2. 连线材料：导线、电源线3. 电源：直流电源4. 示波器：用于观察电路输出波形实验步骤：1. 按照电路图搭建一位全加器电路，包括两个输入位A和B，一个进位位Cin，一个和位S和一个进位位Cout。
2. 将电源线连接至电路，确保电路正常供电。
3. 分别将输入位A和B的电平信号输入到与门和异或门中，将进位位Cin的电平信号输入到与门中。
4. 将与门和异或门的输出信号输入到或门中，得到和位S的输出信号。
5. 将与门的输出信号输入到与非门中，得到进位位Cout的输出信号。
6. 使用示波器观察和位S和进位位Cout的波形。
结果与讨论：通过实验观察，我们得到了一位全加器的输出波形。
当输入位A和B均为0时，和位S和进位位Cout均为0；当输入位A和B均为1时，和位S为0，进位位Cout为1；当输入位A和B中有一个为1时，和位S为1，进位位Cout为0；当输入位A和B均为1时，和位S和进位位Cout均为1。
这一结果与全加器的逻辑运算规则相符，验证了全加器电路的正确性。
全加器在二进制加法中起到了关键作用。
通过将多个全加器连接起来，我们可以实现多位二进制数的相加运算。
在实际应用中，全加器被广泛应用于计算机的算术逻辑单元(ALU)中，用于实现加法和其他运算。
结论：通过本实验，我们成功搭建了一位全加器电路，并验证了其在二进制加法中的功能。
EDA实验报告
EDA实验报告EDA 实验实验一用原理图输入法设计半加器一、实验目的：1.熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路；2.通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3.学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II 软件三、实验要求：1. 利用原理图输入法对半加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；4. 管脚映射按照芯片的要求进行。
四、实验原理其中a, b 为输入端口，So 与Co 分别为半加器和与进位。
其逻辑表达式为：2. 根据逻辑表达式进行原理图输入。
五、实验步骤：1. 为本项工程设计建立文件夹。
注意文件夹名不能用中文，且不可带空格。
2. 输入设计项目并存盘。
3. 将设计项目设计为工程文件。
4. 选择目标器件并编译。
b a b a b a So ⊕=+=ab Co =5. 时序仿真。
6. 引脚锁定。
7. 编程下载。
实验二用原理图法设计一位、四位全加器一、实验目的：1. 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路；2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II软件三、实验要求：1.利用原理图输入法对一位全加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；四、实验原理：利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全加器的设计。
五、实验步骤：与实验一相同。
六、实验报告：1. 要求画出一位、四位全加器的真值表；2. 分析用半加器实现一位全加器的优点；3. 对波形进行分析，并绘制波形图。
实验三用文本输入法设计D触发器和锁存器一、实验目的：1. 熟悉QuartusⅡ的VHDL 文本设计过程。
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南华大学
船山学院
实验报告
（2009 ~2010 学年度第二学期）
课程名称EDA
实验名称1位全加器
姓名学号200994401
专业计算机科学与
班级01
技术
地点8-212 教师
一、实验目的：
熟悉MAX+plus 10.2的VHDL 文本设计流程全过程
二、实验原理图：
ain cout
cout ain bin sum
cin
bin sum
cin
f_adder
or2a
f e d
u3
u2u1b
a c
co so
B
co so
B
h_adder A h_adder
A
三、实验代码：
（1）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
PORT (ain ，bin ，cin : IN STD_LOGIC; cout ，sum : OUT STD_LOGIC ); END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a ，b : IN STD_LOGIC; co ，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a
PORT (a ，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT ；
SIGNAL d ，e ，f : STD_LOGIC; BEGIN
u1 : h_adder PORT MAP(a=>ain ，b=>bin ，co=>d ，so=>e); u2 : h_adder PORT MAP(a=>e ， b=>cin ， co=>f ，so=>sum); u3 : or2a PORT MAP(a=>d ， b=>f ， c=>cout);
END ARCHITECTURE fd1;
（2）LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder is
SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ;
BEGIN
abc <= a & b ;
PROCESS(abc)
BEGIN
CASE abc IS
WHEN "00" => so<='0'; co<='0' ;
WHEN "01" => so<='1'; co<='0' ;
WHEN "10" => so<='1'; co<='0' ;
WHEN "11" => so<='0'; co<='1' ;
WHEN OTHERS => NULL ;
END CASE;
END PROCESS;
END ARCHITECTURE fh1 ;
（3）LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2a IS
PORT (a, b :IN STD_LOGIC;
c : OUT STD_LOGIC );
END ENTITY or2a；
ARCHITECTURE one OF or2a IS
BEGIN
c <= a OR b ;
END ARCHITECTURE one ;
四、实验结果：
五、实验心得：
一位全加器设计可以由两个半加器组合而成，那么八位全加器的VHDL设计应该也可以由八个一位全加器来完成，效果应该和原理图输入一样呢？。