2011级微电子工艺学试卷(A卷)参考答案
微电子工艺习题答案(整理供参考)
第一章1.集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个外壳内，执行特定电路或系统功能。
集成电路发展的五个时代及晶体管数目：小规模集成电路（小于100个）、中规模集成电路（100~999）、大规模集成电路（1000~99999）、超大规模集成电路（超过10万）、甚大规模集成电路（1000万左右）。
2、硅片制备（Wafer preparation）、硅片制造（Wafer fabrication）硅片测试/拣选（Wafer test/sort）、装配与封装（Assembly and packaging）、终测（Final test）。
3、半导体发展方向：提高性能、提高可靠性、降低价格。
摩尔定律：硅集成电路按照4年为一代，每代的芯片集成度要翻两番、工艺线宽约缩小30%，IC工作速度提高1.5倍等发展规律发展。
4、特征尺寸也叫关键尺寸，集成电路中半导体器件能够加工的最小尺寸。
5、more moore定律：芯片特征尺寸的不断缩小。
从几何学角度指的是为了提高密度、性能和可靠性在晶圆水平和垂直方向上的特征尺寸的继续缩小，more than moore定律:指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。
6、High-K：高介电系数；low-K:低介电系数；Fabless：无晶圆厂；Fablite：轻晶片厂；IDM：Integrated Device Manufactory集成器件制造商；Foundry:专业代工厂；Chipless:无晶片1、原因：更大直径硅片，更多的芯片，单个芯片成本减少；更大直径硅片，硅片边缘芯片减小，成品率提高；提高设备的重复利用率。
硅片尺寸变化：2寸（50mm）-4寸（100mm）-5寸（125mm）-6寸（150mm）-8寸（200mm）-12寸（300mm）-18寸（450mm）.2、物理尺寸、平整度、微粗糙度、氧含量、晶体缺陷、颗粒、体电阻率。
微电子工艺2011试卷__张建国_答案
微电⼦⼯艺2011试卷__张建国_答案………密………封………线………以………内………答………题………⽆………效……电⼦科技⼤学2010 - 2011学年第⼆学期期末考试B 卷课程名称：微电⼦⼯艺考试形式：开卷考试⽇期：20 年⽉⽇考试时长：120 分钟课程成绩构成：平时10 %，期中%，实验%，期末90 %本试卷试题由三部分构成，共 4 页。
⼀、简答题（共72分，共12题，每题6 分）1、名词解释：集成电路、芯⽚的关键尺⼨以及摩尔定律集成电路：多个电⼦元件，如电阻、电容、⼆极管和三极管等集成在基⽚上形成的具有确定芯⽚功能的电路。
关键尺⼨：硅⽚上的最⼩特征尺⼨摩尔定律：每隔12个⽉到18个⽉，芯⽚上集成的晶体管数⽬增加⼀倍，性能增加⼀倍2、MOS器件中使⽤什么晶⾯⽅向的硅⽚，双极型器件呢？请分别给出原因。
MOS：<100> Si/SiO2界⾯态密度低；双极：<111> ⽣长快，成本低3、倒掺杂⼯艺中，为形成p阱和n阱⼀般分别注⼊什么离⼦？为什么⼀般形成P阱所需的离⼦注⼊能量远⼩于形成n阱所需的离⼦注⼊能量？PMOS管⼀般做在p阱还是n阱中？P阱：注B；N阱：注P。
B离⼦远⽐P离⼦要轻，所以同样注⼊深度，注P所需能量低PMOS管做在n阱中4、解释质量输运限制CVD⼯艺和反应速度限制CVD⼯艺的区别，哪种⼯艺依赖于温度，为什么LPCVD淀积的薄膜⽐APCVD淀积的薄膜更均匀？质量输运限制CVD：反应速率不能超过传输到硅⽚表⾯的反应⽓体的传输速率。
反应速度限制CVD：淀积速度受到硅⽚表⾯反应速度的限制，依赖于温度。
LPCVD⼯作于低压下，反应⽓体分⼦具有更⼤的平均⾃由程，反应器内的⽓流条件不重要，只要控制好温度就可以⼤⾯积均匀成膜。
………密………封………线………以………内………答………题………⽆………效……5、解释为什么⽬前CMOS⼯艺中常采⽤多晶硅栅⼯艺，⽽不采⽤铝栅⼯艺？多晶硅栅⼯艺优点：1、通过掺杂得到特定电阻2、和⼆氧化硅更优良的界⾯特性3、后续⾼温⼯艺兼容性4、更⾼的可靠性5、在陡峭的结构上的淀积均匀性6、能实现⾃对准⼯艺6、现在制约芯⽚运算速度的主要因素在于RC延迟，如何减少RC延迟？办法：1、采⽤电导率更⾼的互连⾦属，如Cu取代Al2、采⽤低K质介质取代SiO2作为层间介质7、列出引⼊铜⾦属化的五⼤优点，并说明铜⾦属化⾯临的三⼤问题，如何解决这些问题？优点：1、电阻率减少，RC延迟减少2、减少功耗3、更⾼的集成密度4、良好的抗电迁移特性5、更少的⼯艺步骤问题：1、铜的⾼扩散系数，有可能进⼊有源区产⽣漏电2、不能采⽤⼲法刻蚀3、低温下很快氧化办法：采⽤⼤马⼠⾰⼯艺、增加铜阻挡层⾦属8、解释什么是硅栅⾃对准⼯艺，怎么实现以及有何优势。
2011级微电子工艺学试卷(A卷)参考答案
同时，通过减小源漏区的结深，抑制短沟效应。
(√)10、CMOS中，阱可为单阱(single well)、双阱(twin well)或是倒退阱(retrograde well)。
单阱工艺有一些缺点，如要达到2～3μm的深度，需要超过1050ºC的高温及长达8h的扩散时间。
这种工艺中，表面掺杂浓度最高，掺杂浓度随着深度递减。
为了降低工艺温度和时间，可利用高能离子注入将离子直接注入到想要的深度而不需通过表面扩散。
深度由离子注入的能量来决定，因此可用不同的注入能量来设计不同深度的阱。
阱中的杂质浓度峰值位于硅衬底表面，因而被称为倒退阱。
(×)二、在给出的选项中选择一个正确的序号填在题后括号中。
(每小题2分，共20分)1、德州仪器公司的科学家被视为微电子时代的先行者之一。
他发明了第一块单片集成电路，为半导体器件的微型化和集成化奠定了基础，目前这个趋势仍然在继续。
因在发明集成电路方面所取得的成就，他于2000年获得诺贝尔物理奖。
(D)A. Gordon MooreB. Robert NoyceC. William ShockleyD. Clair Kilby2、热氧化制备SiO2层时，在氧化气氛中加入氯可以使SiO2的质量得到很大改善，并可以增大氧化速率。
氯的作用主要有以下方面：钝化可动离子，特别是钠离子；增加硅中少数载流子的寿命；减少中的缺陷，提高了抗击穿能力；降低界面态密度和固定电荷密度；。
(D)A. 减少界面陷阱电荷B. 减少氧化层固定电荷C. 减少热载流子效应D. 减少硅中的堆积层错3、传统的隔离工艺有一些缺点，使得其不适合于深亚微米(小于0.25μm)工艺。
硅的高温氧化与长氧化时间造成用于沟道阻断的注入离子(对n沟道MOSFET而言，通常为硼)侵入有源区域并导致阈值电压V T偏移。
因此，横向氧化会导致有源区域的面积减小。
此外，在亚微米隔离间隔中，场氧化层的厚度明显小于生长在宽间隔中的场氧化层。
微电子工艺2011试卷__答案邓小川
………密………封………线………以………内………答………题………无………效……电子科技大学2010-2011学年第2 学期期末考试 A 卷课程名称：微电子工艺考试形式：开卷考试日期：20 年月日考试时长：120分钟课程成绩构成：平时10 %，期中0 %，实验0 %，期末90 %本试卷试题由三部分构成，共 4 页。
一、简答题（共72分，共12题，每题6 分）1、名词解释：摩尔定律、特征尺寸、CMP、SOI、RTA、CVD。
答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。
（1分）特征尺寸：集成电路中半导体器件能够加工的最小尺寸。
（1分）CMP：化学机械平坦化。
（1分）SOI：绝缘体上硅。
（1分）RTA：快速热退火。
（1分）CVD：化学气相淀积。
（1分）2、刻蚀的目的是什么？何谓无图形刻蚀，举出无图形刻蚀的工艺实例？答：刻蚀的目的：在涂胶的硅片上正确地复制掩膜图形。
（1分）无图形刻蚀是指：不需要光刻版的刻蚀工艺，如：反刻和剥离工艺。
（1分）工艺实例：栅极两侧的sidewall氧化层的形成（2分）；金属硅化物形成后的Ti金属的去处。
（2分）3、MOS器件和双极型器件制造过程中常使用什么晶面方向的硅片，为什么？答：MOS器件：<100> ；（1分）Si/SiO2界面态密度低；（2分）双极器件：<111>；（1分）原子密度大，生长速度快，成本低。
（2分）………密………封………线………以………内………答………题………无………效……4、在集成电路制造工艺中，为什么采用轻掺杂漏（LDD）注入工艺？LDD注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？答：在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺的目的是：减小源漏间电荷穿通的可能性，从而降低沟道漏电流。
（1分）如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高电场，电子在从源区向漏区移动的过程中，将受此电场加速成高能电子，它碰撞产生电子空穴对，热电子从电场获得能量，造成电性能上的问题，如被栅氧化层陷阱俘获，影响器件阈值电压控制。
2010-2011第二学期A卷参考答案及评分标准
安徽大学2010—2011学年第 2学期《 集成电路原理 》（A 卷）考试试题参考答案及评分标准一、简答题（每小题3分，共30分）1. 逻辑综合包括那几步？答：转换（1分）、逻辑优化（1分）和映射（1分）三步。
2. 等比例缩小有几类？答：恒定电场（CE ）等比例缩小定律（1分）、恒定电压（CV ）等比例缩小定律（1分）和准恒定电场（QCE ）等比例缩小定律（1分）。
3. 什么是鸟嘴效应？答：在场区氧化过程中（1分），氧也会通过氮化硅边缘向有源区侵蚀，在有源区边缘形成氧化层，伸进有源区的这部分氧化层被形象地称为鸟嘴（1分），它使实际的有源区面积比版图设计的面积缩小（1分）。
4. 什么是闩锁效应？答：在CMOS 芯片中（1分），在电源VDD 和地线GND 之间由于寄生的PNP 和NPN 双极性BJT 相互影响而产生的一低阻抗通路（1分），它的存在会使VDD 和GND 之间产生大电流，从而破坏芯片或者引起系统错误（1分）。
5. CMOS 反相器的上升时间、下降时间和传输延迟时间的定义是什么？答：上升时间r t 是输出从DD V 1.0上升到DD V 9.0所需要的时间（1分）；下降时间f t 是输出从DD V 9.0下降到DD V 1.0所需要的时间（1分）；pHL t 表示从输入信号上升边的50%到输出信号下降边的50%所经过的延迟时间，也叫做输出从高向低转换的传输延迟时间，pLH t 表示从输入信号下降边的50%到输出信号上升边的50%所经过的延迟时间，也叫做输出从低向高转换的传输延迟时间（1分）。
6. 版图的检查包括哪些内容？版图的检查包括： 设计规则检查（Design Rule Check ，DRC ）（1分）； 版图和电路图的一致性检查（Layout Versus Schematic ，LVS ）（1分）；版图寄生参数提取（Layout Parasitic Extraction ，LPE ）和 后仿真。
2009级微电子工艺学试卷A卷参考答案
华中科技大学2011—2012学年第二学期 电子科学与技术专业《微电子工艺学》试卷A(开卷)一、判断下列说法的正误,正确的在后面括号中划“√”,错误的在后面括号中划“×”(本大题共10小题,每小题1分,共10分)1、单晶生长实际上就是液固两相的转化,实现条件就是在两相界面附近存在浓度梯度。
( × )2、如果光刻胶的CMTF 小于实际光刻图形的MTF,则光刻图形上的最小尺寸线条可能被分辨。
反之,不能被分辨。
(√ )3、热氧化过程中,硅内靠近Si-SiO 2 界面的杂质将在界面两边的硅与二氧化硅中形成再分布。
对于k <1、二氧化硅中的慢扩散杂质,再分布之后靠近界面处二氧化硅中的杂质浓度比硅中高,硅表面附近浓度下降。
( √ )4、研究表明,杂质在半导体晶体中的扩散虽然比较复杂,但可以归纳为几种典型的形式,如填隙式与替位式扩散,其中替位式扩散的速度较快。
( × )5、离子注入掺杂时,降低离子能量就是形成浅结的重要方法。
但在低能情况下,沟道效应很明显,可能使结深增加一倍,且离子束稳定性降低。
( √ )6、氮化硅(Si 3N 4)薄膜介电常数约 6~9,不能作为层间绝缘层,否则将造成较大寄生电容,降低电路速度。
但它对杂质扩散有极强掩蔽能力,可以作为器件最终钝化层与机械保护层以及硅选择性氧化的掩模。
( √ )7、自掺杂效应就是气相外延过程中的无意识掺杂效应,采取适当措施可以完全避免,例如降低由衬底蒸发的杂质量以及避免使蒸发出的杂质重新进入外延层。
( × )8、溅射仅就是离子对物体表面轰击时可能发生的四种物理过程之一,其中每种物理过程发生的几率取决于入射离子的剂量。
( × )9、等离子体刻蚀与溅射刻蚀并无明显界限,化学反应与物理作用都可能发生,具体刻蚀模式取决于系统压力、温度、气流、功率及相关可控参数。
( √ )10、MOS 器件之间就是自隔离的(self-isolated),可大大提高集成度。
物电学院微电子制造技术 试题2011级电信 电子专业
贵州师范大学2013 — 2014 学年度第二学期《微电子制造技术》年级\专业电信姓名江嵩学号110802010017一、简答题1、什么是集成电路，集成电路有哪些主要工艺过程。
集成电路是一种微型电子器件和部件。
采用一定的工艺，把一个电路中所需的晶体管，二极管，电阻，电感和电容及布线连接在一起。
制作在一小块合计小块半导体晶体和介质基片上。
然后封装在一个盒内，成为具有所需电路的功能和结构，其中所有元件在结构上成为了一个整体，使电子元件成为微小型化。
低功能和可靠性方面迈进了一步，它的英文用字母IC表示。
工艺有外延工艺，氧化工艺，掺杂工艺，光刻工艺，制版工艺，隔开工艺，表面钝化工艺。
，2、简述PECVD、LPCVD、APCVD，并指出其区别。
ECVD：是借助微波或射频等使含有薄膜组成原子的气体电离，在局部形成等离子体，而等离子体化学活性很强，很容易发生反应，在基片上沉积出所期望的薄膜。
为了使化学反应能在较低的温度下进行，利用了等离子体的活性来促进反应，因而这种CVD称为等离子体增强化学气相沉积(PECVD).实验机理：是借助微波或射频等使含有薄膜组成原子的气体，在局部形成等离子体，而等离子体化学活性很强，很容易发生反应，在基片上沉积出所期望的薄膜。
LPCVD是大规模集成电路和超大规模集成电路以及半导体光电器件上公益领域里的主要工艺之一，LPCVD技术可以提高淀积薄膜的质量，使膜成既有均匀性好，缺陷密度低，台阶覆盖性好等优点，成为制备四氮化硅薄膜的主要方法，淀积时硅片放入反应器中，间隙紧凑，大大提高了设备的加工能力，有利益减低生产成本，提高经济效益。
与水平放置的硅片的系统相比，它避免了反应器掉落微粒的玷污。
常压化学气相淀积（APCVD）是指在大气压下进行的一种化学气相淀积的方法，这是化学气相淀积最初所采用的方法。
这种工艺所需的系统简单，反应速度快，，但是均匀性较差，台阶覆盖能力差，所以一般用于厚的介质淀积。
微电子工艺习题参考解答
CRYSTAL GROWTH AND EXPITAXY1．画出一50cm 长的单晶硅锭距离籽晶10cm 、20cm 、30cm 、40cm 、45cm 时砷的掺杂分布。
（单晶硅锭从融体中拉出时，初始的掺杂浓度为1017cm -3） 2．硅的晶格常数为?．假设为一硬球模型： (a)计算硅原子的半径。
(b)确定硅原子的浓度为多少(单位为cm -3)(c)利用阿伏伽德罗(Avogadro)常数求出硅的密度。
3．假设有一l0kg 的纯硅融体，当硼掺杂的单晶硅锭生长到一半时，希望得到 Ω·cm 的电阻率，则需要加总量是多少的硼去掺杂4．一直径200mm 、厚1mm 的硅晶片，含有的硼均匀分布在替代位置上，求： (a)硼的浓度为多少(b)硼原子间的平均距离。
5．用于柴可拉斯基法的籽晶，通常先拉成一小直径的狭窄颈以作为无位错生长的开始。
如果硅的临界屈服强度为2×106g/cm2，试计算此籽晶可以支撑的200mm 直径单晶硅锭的最大长度。
6．在利用柴可拉斯基法所生长的晶体中掺入硼原子，为何在尾端的硼原子浓度会比籽晶端的浓度高7．为何晶片中心的杂质浓度会比晶片周围的大8．对柴可拉斯基技术，在k 0=时，画出C s /C 0值的曲线。
9．利用悬浮区熔工艺来提纯一含有镓且浓度为5×1016cm -3的单晶硅锭。
一次悬浮区熔通过，熔融带长度为2cm ，则在离多远处镓的浓度会低于5×1015cm -3 10．从式L kx s e k C C /0)1(1/---=，假设k e =，求在x/L=1和2时，C s /C 0的值。
11．如果用如右图所示的硅材料制造p +-n 突变结二极管，试求用传统的方法掺杂和用中子辐照硅的击穿电压改变的百分比。
12．由图，若C m =20％，在T b 时，还剩下多少比例的液体13．用图解释为何砷化镓液体总会变成含镓比较多14．空隙n s 的平衡浓度为Nexp[-E s /(kT)]，N 为半导体原子的浓度，而E s 为形成能量。
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同时，通过减小源漏区的结深，抑制短沟效应。
(√)10、CMOS中，阱可为单阱(single well)、双阱(twin well)或是倒退阱(retrograde well)。
单阱工艺有一些缺点，如要达到2～3μm的深度，需要超过1050ºC的高温及长达8h的扩散时间。
这种工艺中，表面掺杂浓度最高，掺杂浓度随着深度递减。
为了降低工艺温度和时间，可利用高能离子注入将离子直接注入到想要的深度而不需通过表面扩散。
深度由离子注入的能量来决定，因此可用不同的注入能量来设计不同深度的阱。
阱中的杂质浓度峰值位于硅衬底表面，因而被称为倒退阱。
(×)二、在给出的选项中选择一个正确的序号填在题后括号中。
(每小题2分，共20分)1、德州仪器公司的科学家被视为微电子时代的先行者之一。
他发明了第一块单片集成电路，为半导体器件的微型化和集成化奠定了基础，目前这个趋势仍然在继续。
因在发明集成电路方面所取得的成就，他于2000年获得诺贝尔物理奖。
(D)A. Gordon MooreB. Robert NoyceC. William ShockleyD. Clair Kilby2、热氧化制备SiO2层时，在氧化气氛中加入氯可以使SiO2的质量得到很大改善，并可以增大氧化速率。
氯的作用主要有以下方面：钝化可动离子，特别是钠离子；增加硅中少数载流子的寿命；减少中的缺陷，提高了抗击穿能力；降低界面态密度和固定电荷密度；。
(D)A. 减少界面陷阱电荷B. 减少氧化层固定电荷C. 减少热载流子效应D. 减少硅中的堆积层错3、传统的隔离工艺有一些缺点，使得其不适合于深亚微米(小于0.25μm)工艺。
硅的高温氧化与长氧化时间造成用于沟道阻断的注入离子(对n沟道MOSFET而言，通常为硼)侵入有源区域并导致阈值电压V T偏移。
因此，横向氧化会导致有源区域的面积减小。
此外，在亚微米隔离间隔中，场氧化层的厚度明显小于生长在宽间隔中的场氧化层。
技术可以避免这些问题，且已成为隔离的主流技术。
(A)A. 沟槽隔离B. 化学机械抛光C. 形成n+‒p结埋层D. 局部氧化4、在n‒p‒n双极型晶体管的基本制作程序中，需要一道光刻工艺规定用于分离基区与发射区接触区域的氧化层区域。
这会造成在隔离区域内有一大块不起作用的器件面积，不但会增加寄生电容，也会增加导致晶体管特性衰退的电阻。
降低这些不利效应的最佳方法是使用。
(D)A. 多晶硅填满沟槽B. 非晶硅填满沟槽C. 双多晶硅层D. 自对准(self‒aligned)结构5、磁控溅射通过在靶电极后施加磁场，延长电子在等离子场中的运动轨迹，有效提高电子与气体分子的碰撞几率，是目前应用最广泛的溅射方法。
与直流和射频溅射方法相比，下面对其优点的描述不正确的是。
(C)A. 薄膜致密度提高B. 淀积速率提高C. 工作气压提高D.薄膜被污染可能性降低6、当杂质掺杂浓度较低时，假设扩散系数与掺杂浓度和位置无关，我们可以在两种不同的边界条件和初始条件（分别称为恒定源或有限源条件）下对费克（Fick）第二定律求分析解，得到杂质的第1页共4页一、密封线内不准答题。
二、姓名、学号不许涂改，否则试卷无效。
三、考生在答题前应先将姓名、学号、年级和班级填写在指定的方框内。
四、试卷印刷不清楚。
可举手向监考教师询问。
所在专业、班级注意(B)A. 当表面浓度为固溶度时为高斯分布，当表面浓度较低时为余误差分布B. 当表面浓度为固溶度时为余误差分布，当表面浓度较低时为高斯分布C. 当表面浓度为固溶度或表面浓度较低时，均为余误差分布D. 当表面浓度为固溶度或表面浓度较低时，均为高斯分布、离子束曝光中，由于离子的质量较大，散射作用比电子弱，几乎不存在邻近效应，因此离子束X 射线或电子束曝光技术具有。
离子束曝光的另一个特点是，许多(如PMMA)对离子比对电子更为灵敏，因此可缩短曝光时间。
(D)A. 更深的聚焦深度B. 更大的数值孔径C. 更低的掩模板要求D. 更高的分辨率8、为降低金属连线的RC时间延迟，需使用高电导率的导线与低介电常数的绝缘层。
对未来新的金属连线工艺，是很好的选择，因为相对于铝，它具有较高的导电性与较强的电迁移抵抗能力；在ULSI电路中，它亦有其缺点。
例如，在标准的芯片工艺下，有易腐蚀的倾向、缺乏可行的干法刻蚀方式、不像铝有稳定的自我钝化(self-passivating)氧化物Al2O3以及与介质(如二氧化硅或低介电常数的聚合物)的附着力太差等。
(C)A. 外延硅B. 金属锡C. 金属铜D. 多晶硅9、拉制大直径单晶硅时，会使液面出现波纹和起伏，从而造成界面杂质过渡区的不平衡和不稳定，导致单晶径向电阻率不均匀。
因此，一般采用晶体旋转方向与热对流方向相反的方法来抑制。
(D)A. 籽晶承载应力B. 一氧化碳的挥发C. 杂质的分凝D. 熔硅的热对流10、淀积薄膜时，薄膜的表面几何形貌与半导体表面间存在各种不同的台阶形状关系。
导致非保形台阶覆盖的主要原因是反应物在吸附、反应时没有显著的。
(C)A. 晶格匹配B. 薄膜体积收缩C. 表面迁移D. 邻近效应(每小题5分，共25分)、简要描述N阱硅栅CMOS制备工艺流程。
答：a. 氧化；b. 刻蚀阱区窗口；c. 离子注入形成n 阱；d. 缓冲用SiO2、Si3N4 淀积；e. 刻蚀有源区，场区硼离子注入；f. 场氧化；g. 除去Si3N4，栅氧化层生长；h. 多晶硅淀积；i. 刻NMOS管硅栅，砷离子自对准注入形成NMOS管；j. 刻PMOS管硅栅，硼离子自对准注入，形成PMOS管；k. 磷硅玻璃淀积；l. 磷硅玻璃回流，开接触孔，金属化，钝化2、根据右边的相图说明，在集成电路芯片中形成铝壶连线时一般是将铝与硅共同蒸发，使铝中的硅含量到达固态溶解的要求，其目的是什么？你能否设计另一种实现此目的其他方法？答：由右图知，铝-硅体系有低共熔特性，即将两者互相掺杂时，合金的熔点较两者中任何一种材料都低，Al-Si体系为577℃，相当于硅占11.3％、铝占88.7％的合金熔点。
而纯铝与纯硅的熔点分别为660 ℃及1412℃，基于此特性，淀积铝膜时硅衬底的温度必须低于577℃。
因此，铝与硅接触时，硅将会溶解到铝中，其溶解量不仅与退火温度有关，也和铝的体积有关。
事实上，硅并不会均匀地溶解，而是发生在某些点上．下图为在p-n结中，铝穿透到硅中的实际情形，可观察到仅有少数几个点有尖锲形成。
因此将铝与硅共同蒸发，使铝中的硅含量到达固态溶解的要求，其目的是减少铝尖锲。
另外也可以在铝与硅衬底中加入金属阻挡层如TiN。
阻挡层必须满足以下的要求：①与硅形成的接触电阻要小；②不会与铝起反应；③淀积及形成方式必须与其他所有工艺相容。
3、为了把掩模版上的图形完美转移到光刻胶上，要求曝光系统具有足够的聚焦深度。
而对于一个曝光系统，任何分辨率的提高总是伴随着聚焦深度的下降，为什么？我们可以采取哪些技术在这两者之间进行调和，这些技术共同的思路是什么？答：通过缩短曝光波长、增大数值孔径及开发新的光刻胶等可以提高分辨率，但更短的波长往往意味着使用更昂贵的材料，而增大数值孔径则会导致像差增加。
要提高聚焦深度必须增大光源波长或减小数值孔径。
因此，任何分辨率的提高总是伴随着聚焦深度的下降。
我们可以采取相移掩模版、利用光学邻近效应优化掩模图形、采用离轴照明优化光线照射掩模版的角度、控制光线照射的偏振度等技术在这两者之间进行调和，这些技术共同思路是使分辨率得到增强。
一、密封线内不准答题。
二、姓名、学号不许涂改，否则试卷无效。
三、考生在答题前应先将姓名、学号、年级和班级填写在指定的方框内。
四、试卷印刷不清楚。
可举手向监考教师询问。
所在专业、班级注意、单晶硅淀积一般采用如右图所示的放置硅片的石墨舟为什界面层厚度δs是x方随着x的增加，δs(x)h G下降。
如果淀积受质量传输控δs(x)沿x减小和h G的增加。
从而用加h G的方法来补偿沿支座长度方向的气源的耗尽而产生的淀积速率的下降。
尤其对质APCVD法淀积硅。
、根据D-G氧化动力学模型，二氧化硅薄膜生长厚度x与时间的关系为x2 + A x = B ( t +τ )，其中B/A为线性速率常数，B为τ为初始氧化层厚度引起的时间坐标平移。
如x-t关系如下图所示，在τ已知的情况下，请设计B/A和B值的方法。
按照右图氧化硅厚度与时间的关系曲线，B根据直A从而B/A可以根据截距提取，如这一方法已广泛用于获取宽范围实验条件下的B和。
如果按照题目给的图示形式画出曲线时，实验数据那么可用先行抛物线定律来描述热四、计算题(共35分)1、(6分)将裸硅晶圆片在1000 ºC下进行干氧氧化，目标是生长40nm厚的二氧化硅层。
(a)如果忽略干氧氧化初始阶段的快速生长过程，求所需的氧化时间是多少分钟？(b)如果考虑干氧氧化初始阶段的快速生长过程的影响，所需的氧化时间又是多少分钟？已知A=0.165μm，B=0.0117μm2/hr，τ=0.37hr。
解：(a) 根据D-G氧化动力学模型，二氧化硅薄膜生长厚度x与时间t的关系为x2 + A x= B (t +τ )，已知A=0.165μm，B=0.0117μm2/hr，代入上式得：(0.04μm)2+0.165μm×0.04μm=0.0117μm2/hr(t +τ )解得：(t +τ )=0.7hr如果忽略干氧氧化初始阶段的快速生长过程，即τ=0hr，故求得所需的氧化时间为t1=0.7hr=42min(b)如果考虑干氧氧化初始阶段的快速生长过程的影响，即τ=0.37hr，则所需的氧化时间为：t +0.37hr=0.7hr所以t2=0.7hr-0.37hr=0.33hr=20min 一、密封线内不准答题。
二、姓名、学号不许涂改，否则试卷无效。
三、考生在答题前应先将姓名、学号、年级和班级填写在指定的方框内。
四、试卷印刷不清楚。
可举手向监考教师询问。
所在专业、班级注意、(14分) 0.6μm厚的某种光刻胶层的D0=40mJ/cm2，D100=85mJ/cm2。
(a)计算这种光刻胶的对比CMTF。
(b)若胶层厚度减少一半，D100减少到70mJ/cm2，D0保持不变。
如果不改变涂胶工艺，(a) 光刻胶的对比度为1010001log(/)D Dγ=将D0=40mJ/cm2，D100=85mJ/cm2代入上式得：10100010113.055log(/)log(85/40)D Dγ===10001000854045C M T F0.368540125D DD D--====++(b)若胶层厚度减少一半，D100减少到70mJ/cm2，D0保持不变，则10100010114.115log(/)log(70/40)D Dγ===3、(15分)将磷注入到硅晶圆片中，注入剂量为1015cm-2，注入能量为100keV。