6-第七章-常用中规模组合逻辑电路设计
《数字电路》课程教学大纲
《数字电路》课程教学大纲课程编号：课程名称：数字电子技术基础总学时数：80 理论教学学时：60实验教学学时：20前修课程为高等数学，普通物理，电路分析，模拟电路。
后续课程有CPLD，数字信号处理，单片计，通讯原理等一、课程的任务与目的本课程是计算机科学和电子信息工程技术专业的一门专业基础课程。
主要任务是：1．系统的介绍数字系统的数学工具阐述数字系统的基本设计和分析方法。
2．通过数字电路的学习给后面的课程打下一定的理论和实践基础。
3．通过基本理论的学习掌握一定的数字系统的设计方法，及常用器件的应用，再结合实验、培养学生有一定的设计能力。
主要内容有：数制及转换，逻辑代数的公式、定理，逻辑函数的化简方法。
半导体二极管、三极管、MOS管的开关特性。
CMOS、TTL集成逻辑门。
组合逻辑电路的基本分析和设计方法。
加法器、比较器、编码器和译码器，数据选择器和分配器。
基本、同步、主从、边沿触发器、时钟触发器功能分类及转换。
时序电路的基本分析和设计方法。
计数器、寄存器、读/写存储器、只读存储器、序列脉冲发生器。
多谐振荡器，、施密特触发器。
数模、模数转换器。
教学重点与难点：教学重点是：逻辑代数的基本概念、公式、定理，逻辑函数的化简方法。
各种门电路的逻辑功能，两种集成逻辑门的电气特性。
各类触发器的逻辑功能及触发方式。
组合、时序电路的分析、设计方法。
常用典型组合、时序电路的功能、特点和应用。
典型中、大规模集成电路器件的功能和应用。
多谐、施密特、单稳的特点、功能、参数及应用。
数模、模数转换器的典型电路原理、输出量与输入量间的定量关系，特点、参数。
教学难点：逻辑代数的公式、定理的正确应用，逻辑函数化简的准确性。
集成逻辑门的电气特性。
组合、时序电路的设计。
触发器的触发方式以及脉冲产生，整形电路、数模、模数转换电路的工作原理。
采用的教学方法：课堂、实验、课程设计等相结合教材名称：电子技术基础数字部分康华光主编高等教育出版社2000年6月（第四版）主要参考书：１．高教出版社《数字电子技术基础》（四版）阎石编2．《数字电子技术基础》周良权高教出版社3．《数字电子技术基础简明教程》（第二版）余孟尝4．《数字电子技术基础》(第四版) 阎石高教出版社教学基本要求：第一章数字逻辑基础一、教学要求：1）掌握十、二、十六进制和8421码及其相互转换，了解八进制，余三码，GRAY和ASC Ⅱ码。
组合逻辑电路设计方法
组合逻辑电路设计方法一、组合逻辑电路设计的基础。
1.1 首先得明白啥是组合逻辑电路。
组合逻辑电路啊，就是那种输出只取决于当前输入的电路。
这就好比你去餐馆点菜，厨师做出来的菜（输出）只看你点了啥（输入），简单直接，没有啥弯弯绕绕。
这里面没有什么记忆功能，每一次的输出都是根据当下的输入值全新计算的。
1.2 了解基本逻辑门。
那组合逻辑电路是由啥组成的呢？就是那些基本逻辑门啦，像与门、或门、非门这些。
这就像是盖房子的砖头一样，是基础中的基础。
与门呢，就有点像两个人合作干一件事，只有两个人都同意（输入都为高电平），这件事才能成（输出为高电平），这就是“众志成城”啊；或门呢，只要有一个人愿意干（输入有一个为高电平），这事儿就能开始干（输出为高电平），有点“广撒网”的感觉；非门就更有趣了，你说东它往西，输入是高电平，输出就是低电平，完全反过来，就像个调皮捣蛋的小鬼。
二、组合逻辑电路设计的步骤。
2.1 确定需求。
在设计组合逻辑电路之前，你得先知道自己想要干啥。
这就像你要出门旅行，你得先想好去哪儿，是去山清水秀的地方看风景呢，还是去繁华都市购物。
比如说，你想要设计一个电路来判断一个数是不是偶数，这就是你的需求。
2.2 列出真值表。
有了需求之后呢，就可以列出真值表了。
真值表就像是一个账本，把所有可能的输入和对应的输出都记下来。
这可不能马虎，要像小学生做数学题一样认真仔细。
就拿判断偶数那个例子来说，输入是这个数的二进制表示，输出就是这个数是不是偶数，是就输出1，不是就输出0。
这一步就像是在给你的电路设计画草图，把大框架先定下来。
2.3 写出逻辑表达式。
根据真值表，就可以写出逻辑表达式了。
这逻辑表达式就像是电路的灵魂，它决定了电路内部的逻辑关系。
这个过程有点像把一堆散的零件组装成一个小机器，要把那些逻辑门按照一定的规则组合起来。
这时候你得运用一些逻辑代数的知识，就像厨师做菜要懂得调味一样，该用加法（或运算）的时候用加法，该用乘法（与运算）的时候用乘法。
组合逻辑电路
7.2 常用组合逻辑电路
由式（7.2.11）可写出功能表，如表7.2.10 所示。
7.2 常用组合逻辑电路
由功能表可以看出：当使能 端 =1时，不论其他输入端的 状态如何，都不会有输出，F=0； 只有当 =0时，输出数据才决定 于地址输入A1A0的不同组合。数 据选择器相当于一个被地址码控 制的4选1多路开关。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.5 数据选择器
1
数据选择器的功能与电路
数据选择器（multiplexer，MUX）又称多路开关或多路选 择器，它根据地址选择信号，从多路输入数据中选择一路送至输 出端，其作用与图7.2.25所示的单刀多掷开关相似。
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2 常用组合逻辑电路
7.2.2 译码器
1
二进制编码器
将二进制代码的各种状态按照其原来的含义翻译过来，称为 二进制译码器。例如，二进制代码001可能代表数码管的一字形 灯丝，也可能代表1号机组等。
例7.2.4 试用译码器和门电路实现下列逻辑函数。 F=AB+BC+AC
7.2 常用组合逻辑电路
2
二—十进制编码器
用四位二进制代码来表示一 位十进制数字0、1、2、…、9，
BCD
方案很多，最常用的是8421码。 例如，对十进制数字9进行编
码时，数码盘拨到数字9，输入端 9=1，其余输入端均为0。这时输 出端D=1，C=0，B=0，A=1， 即DCBA=1001，也就是将十进 制数字9 1001。其他编码原理类同。
常用的中规模组合逻辑电路
8421码编码器
X0 X1
8421
Y0
X9 X8 X7 X6 X5 X4 X3 X2 X1 000000000
Y1 0 0 0 0 0 0 0 0 1
编码器 Y2 0 0 0 0 0 0 0 1 0
X9
Y3 0 0 0 0 0 0 1 0 0
000001000
000010000
Y3 X 8 X 9
000100000
Y2 X 4 X 5 X 6 X 7
001000000
Y 1 X 2 X 3 X 6 X 7
010000000
Y0 X1 X 3 X 5 X 7 X 9 1 0 0 0 0 0 0 0 0
Y3 Y2 Y1 Y0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
数据选择器用于总线发送控制
三态门 控制总线
A
B
C
H
A BUS
C BUS H BUS
B BUS
数据选择器 控制总线
SS01 S2
8选1数据 选择器
ABC
H
想想看：数据选择器还 有哪些应用？
多位结构的数字选择器
4位2选1
1D0 1D1 2D0 2D1 3D0 3D1 4D0 4D1 S
1Y
2Y
译码器输出可以看成是N个输入变量组成 的2N个最小项,再经一级与非门,组成“与 非-与非”逻辑，既可表达“与-或”表达 式。
例如：AF＝AYYB10 Cm1+ABC+ABC=m1+m2+m7 Y2 F B
C
Y7 m7
数据选择器实现逻辑函数
数据选择器: 逻辑结构就是与-或表达式。
常用中规模组合逻辑电路设计
➢1967－1973年，研制出1000个至10万个晶体管的大规模集成电路 LSI（Large-Scale Integration)
➢1977年研制出在30平方毫米的硅晶片上集成15万个晶体管的超大规 模集成电路VLSI（Ver y Large-Scale Integration)，这是电子 技术的重大突破，从此真正迈入了微电子时代；
01 01 10
010 101 010
AiBi
Ci-1
00 01 11 10
00 0 1 0
10 1 1 1
Ci 的卡诺图
10 101
Ci m3 m5 Ai Bi
11 001
( Ai Bi )Ci1 Ai Bi
11 111
能否用两个半加器来实 现全加器功能？
8
第8页/共79页
由2个半加器构成一个全加器
第16页/共79页
≥1 C0 C1
≥1
≥1 C2
=1
S0
=1 S1
=1 S2
=1
S3
≥1 C3
16
超集
前成
进二
位进
加制
4
法 器
位
VCC B2 A2 S2 B3 A3 S3 C3
VDD B3 C3 S3 S2 S1 S0 C0-1
16 15 14 13 12 11 10 9 74LS283
12345678
Ai
1
&
Bi
1
Ci-1
1
≥1
Si
&
≥1
Ci
组合逻辑电路--中规模组合逻辑集成电路
扩 展
52
UCC A3
四位集成比较器74LS85
B2 A2 A1
B1 A0 B0
A3 B2 A2 A1 B1 A0
B3
B0
(A<B)(LA=B)L(A>B)L A<B A=B A<B
B3 (A<B)L
(A>B)L A<B A=B A<B GND
(A=B)L
低位进位 向高位位进位 53
3 编码器
Y4
0 1 1 00001000
Y5 Y6 Y7
1 0 0 00010000 1 0 1 00100000 1 1 0 01000000
1 1 1 10000000
又称最小项译码器，可以产生任意逻辑函数！
60
5 数据选择器
从一组数据中选择一路信号进行传输的电路
A0 A1 控制信号
输 D3
入 D2
信 号
57
58
59
4 译码器
译码器的输入—— 一组二进制代码
译码器的输出—— 一组高低电平信号
A0
A1
3-8线 译码器
A2
真值表
输入
输出
Y0 Y1
A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 00000001
Y2
0 0 1 00000010
Y3
0 1 0 00000100
显示 器件 a
gb
dc
64
65
动态散射效应
66
67
68
作业
9-22（2） 9-25（用八选一） 9-26
69
S0 Si Ci Ci-1 Ai Bi
组合逻辑电路的设计教案
消除竞争和冒险的方法
使用可靠性编码
在设计组合逻辑电路时，可以采用可靠性编码的方式来避免 竞争冒险的产生。例如，格雷码就是一种相邻两个代码之间 只有一位发生变化的编码方式，因此可以有效地减少竞争冒 险的发生。
06
实验与课程设计指导
实验目的和要求
实验目的 掌握组合逻辑电路的基本概念和原理。 学会使用逻辑门电路实现组合逻辑功能。
课程设计选题建议及要求
要点一
可靠性
设计的电路应具有较高的可靠性和稳定性，能够长时间稳 定运行。
要点二
可扩展性
考虑到未来可能的升级和扩展需求，设计应具有一定的可 扩展性。
07
课程总结与拓展延伸
课程重点回顾与总结
组合逻辑电路的基本概念
介绍了组合逻辑电路的定义、特点、 分类等基本概念。
组合逻辑电路的分析与设计
实验目的和要求
• 培养分析和设计组合逻辑电路的能力。
实验目的和要求
01
实验要求
03
能够根据实际需求，选择合适的逻辑门电路进行组 合逻辑设计。
02
熟练掌握基本逻辑门电路（与、或、非、与非 、或非等）的功能和使用方法。
04
能够使用仿真软件对设计的组合逻辑电路进行验证 和测试。
实验内容和步骤
01
实验内容
两者之间的联系和区别。
03
组合逻辑电路分析与设计
组合逻辑电路分析步骤
01 02 03
观察电路结构，确定输入、输出变 量及其逻辑关系。
列出真值表，明确电路功能。根 Nhomakorabea真值表写出逻辑表达式，并进 行化简。
组合逻辑电路设计原则
01
实现预定逻辑功能
，保证电路的正确
实验七组合逻辑电路设计
实验七组合逻辑电路设计一、实验目的1、把握用小规模集成电路设计组合逻辑电路的方式。
2、熟悉用中规模集成电路设计组合逻辑电路的方式。
二、实验原理组合逻辑电路在逻辑功能上的特点是：这种电路在任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原先的状态没有任何关系。
其电路结构大体上由逻辑门电路组成，只有从输入到输出的通路，没有从输出反馈到输入的回路，这种电路没有经历功能。
组合逻辑电路的设计确实是将实际的，有因果关系的问题用一个较合理、经济、靠得住的逻辑电路来实现。
组合逻辑电路设计的一样进程是（1）分析事件的因果关系，并用二值逻辑的0与1列出真值表。
（2）把真值表转换为对应的逻辑函数。
（3）依照电路的具体要求和器件的资源情形等因素选定器件的类型。
（4）将逻辑函数化简或变换成与所选用的器件类型相一致。
（5）依照化简或变换后的逻辑函数，画出逻辑电路图。
（6）依照逻辑电路图，用选定的器件实现具体的电路装置，并进行调试完成。
逻辑化简是组合逻辑电路设计的关键步骤之一。
但最简设计不必然是最正确的，一样情形在保证速度，稳固靠得住与逻辑关系清楚的前提下，应尽可能利用最少的器件，以降低本钱，减少体积。
组合逻辑电路设计进程一般是在理想情形下进行的，即假定一切器件均没延迟效应。
但事实上并非如此，信号通过任何器件都需要一个响应时刻。
而且由于制造工艺上的缘故，各器件的延迟时刻离散性专门大，因此依照理想情形设计的组合逻辑电路，在实际工作中输入信号转变时有可能产生不正常现象，这确实是通常所说的冒险现象。
组合逻辑电路的冒险现象是一个重要的实际问题。
当设计出一个组合逻辑电路后，第一应进行静态测试，即按真值表依次改变输入变量，测得相应的输出逻辑值，验证逻辑功能后，再进行动态测试，观看是不是存在冒险。
若是电路存在冒险现象，但不阻碍电路的正常工作，就不需要采取排除冒险的方法，若是阻碍电路的正常工作，就必需采取方法加以排除。
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用途: 计算机中的地址译码电路
二进制译码器常用类型:
2线— 4线译码器 3 线— 8线译码器 4 线— 16线译码器 型号: 74LS139 型号: 74LS138 型号: 74LS154
(1) 2 线— 4线译码器 A1 A0 画关于 Y0 的卡诺图 A1 A0 0 0 1 1 Y0 Y1 Y2 Y3
Di ABBi ABBi ABBi ABBi m1 m2 m4 m7
m1 m2 m4 m7 Y 1 Y 2 Y 4 Y 7
Gi ABBi ABBi ABBi ABBi
Y 1 Y 2 Y 3 Y 7
Di Y 1 Y 2 Y 4 Y 7
Si Ai Bi Ci 1 Pi Ci 1
Ci Ai Bi ( Ai Bi )C i 1 Gi Pi Ci 1
S1 P1 C 0 C1 G1 P1C 0 G1 P1G0 P1 P0C 01
4位超前进位加 法器递推公式
Ci Ci Ai Bi Ai Ci 1 Bi Ci 1
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
Ci Ai Bi Ai Ci 1 Bi Ci 1
Ai Bi Ci -1 1 1 1 & ≥1 Ci & ≥1 Si
C n = AnBn+Cn-1(An Bn)
全加器的逻辑图和逻辑符号
Ai Bi Ci-1
=1
=1 & & & (a) 逻辑图
Si
Ai Bi Ci-1 Ai Bi Ci-1
FA (b) 曾用符号
Si Ci Si Ci
Ci
∑
CI CO
(c) 国标符号
用与门、或门实现
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
0 1 0 1 0 1 0 1 d d
0 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1
1 1 1 1 0 1 1 1 1 1
1 1 1 1 1 0 1 1 1 1
1 1 1 1 1 1 0 1 1 1
74LS138引脚排列图和逻辑符号
74LS138译码器真值表
输 入 S1 S2+S3 A2 A1 A0 输 出 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 1 1 1 1 1 0 d
0 0 0 0 0 0 0 0 d 1
0 0 0 0 1 1 1 1 d d
0 0 1 1 0 0 1 1 d d
Gi Y 1 Y 2 Y 3 Y 7
Gi & & Di
Y 0 Y 1 Y 2 Y 3Y 4 Y 5 Y 6 Y 7 S3 二进制译码器 S2 74138
A15 ~A12 B15 ~B12 A11 ~A8 B11 ~B8 A7 ~A4
B7 ~B4
A3 ~A0 B3 ~B0
加法器 的应用
1、8421 BCD码转换为余3码
余3码
S3 S2 S1 S0 C0-1 B3 =1 B2 =1 B1 =1 B0 =1
2、二进制并行加法/减法器
S3 S2 S1 S0 C3 A3 A2 A1 A0 A3 A2 A1 A0 BCD 码 C-1 B 3 B2 B1 B0 B3 B2 B1 B0 0 0 1 1
1 1 1 1 1 1 1 0 1 1
例1、用3-8线译码器74138和适当的与非门实现 全减器的功能。
解：列出真值表
Ai Bi Gi-1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Di Gi 0 0 1 1 1 1 0 1 1 0 0 0 0 0 1 1
S 2 P2 C1 C 2 G2 P2C1 G2 P2G1 P2 P1G0 P2 P1 P0C 01 S 3 P3 C 2 C G P C G P G P P G P P PG P P P P C
C0-1 A0 B0
加法器除用来实现两个二进制数相加外，还可 用来设计代码转换电路、二进制减法器和十进制加 法器等。
译码器
译 码 器 : 是 对具 有 特定 含 义的 输 入代 码 进 行 “翻译”，将其转化成相应的输出信号。 常见译码器有二进制译码器、二 - 十进制译码 器和数字显示译码器。
二进制译码器是:能将n个输入变量变换成2n个 输出函数，且输出函数与输入变量构成的最小项 具有对应关系的一种多输出组合逻辑电路。
被乘数
×
a3
a2
a1
乘数
a3b1
b2
a2b1 a1b2 Z2
b1
a1b1
＋
a3b2 Z5 Z4
a2b2 Z3
Z1
例 4 用 4位二进制并行加法器设计一个用余 3码表 示的1位十进制数加法器。
解 : 根据余3码的特点，两个余3码表示的十进制数相加时，需 要对相加结果进行修正。修正法则是：若相加结果无进位产生， 则"和"需要减3；若相加结果有进位产生，则"和"需要加3。
Y2=A1 + A0 =A1A0 A1
1 A0
74LS139
& Y0
& & Y2 & Y3
1
Y1
(2) 3线—8线译码器（74LS138）
A2 A1 A0 Y0 Y1 Y7 1 1 1 只 Y7 =0 A2 A1 A0 0 0 0 0 0 只 Y0 =0 1 只 Y1 =0
(逻辑电路设计略,设计方法同2—4译码器)
中规模组合逻辑电路设计
中规模通用集成电路应用
二进制并行加法器 译码器
编码器 数据选择器
加法器
A=1101, B=1001，
计算A+B。 加法运算的基本规则： (1) 逢二进一。
1 1 0 1 + 1 0 0 1 1 0 0 1 1 0 1 1 0
用半加器实现
(2) 最低位是两个数最低位的叠加，不需考虑进位。 (3) 其余各位都是三个数相加，包括加数被、加数 和低位来的进位。 用全加器实现 (4) 任何位相加都产生两个结果：本位和、向高位 的进位。
半加器
半加运算不考虑从低位来的进位。 设：A---加数；B---被加数；S---本位和；C---进位。 半加器真值表 0 0 A B S C +) 0 +) 1 0 0 0 0 0 1 0 1 1 0 1
1
+) 1 1 0
1
1
0
1
1
0
0
1
+) 0
1
S=AB+AB=A B C=AB
进位C
半加器逻辑电路图 S=AB+AB=A B A B ＝1 & S C
加法器 小 结
能对两个1位二进制数进行相加而求得和及进位 的逻辑电路称为半加器。
能对两个1位二进制数进行相加并考虑低位来的 进位，即相当于 3 个 1 位二进制数的相加，求得和及 进位的逻辑电路称为全加器。 实现多位二进制数相加的电路称为加法器。按 照进位方式的不同，加法器分为串行进位加法器和 超前进位加法器两种。串行进位加法器电路简单、 但速度较慢，超前进位加法器速度较快、但电路复 杂。
芯片逻辑符号
9
F4 F3 F2 F1 Fc4
74283
பைடு நூலகம்
C0
A4 A3 A2A1 B4 B3 B2 B1
F2 A2 B1 C0GND B2 F1 A1 芯片引脚排列图
加法器的级连
S15 S14 S13 S12 C15 4 位加法器 C11 4 位加法器 S11 S10 S9 S8 C7 4 位加法器 S7 S6 S5 S4 C3 4 位加法器 S3 S2 S1 S0 C0-1
加法器
实现多位二进制数相加的电路称为加法器。
1、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。
C3 S3 C2 S2 C1 S1 C0 S0
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
C3 A3 A2 A1 A0
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路 执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B+1运算。
例3 用一个4位二进制并行加法器和六个与门设计一个 乘法器，实现A×B,其中A=a3a2a1,B= b2b1. 解 ：根据乘数和被乘数的取值范围，可知乘积范围处在0～ 21之间。故该电路应有5个输出，设输出用Z5 Z4 Z3 Z2 Z1 表示，两数相乘求积的过程如下：
A3
B3
A2 B2
A1 B1
A0
B0
C0-1
特点：进位信号是由低位向高位逐级传递的，速度不高。
2、并行进位加法器（超前进位加法器） 本位进位生成项
Gi Ai Bi
本位运算结果 Pi Ai Bi
和表达式 进位表达式
S0 P0 C 01 C 0 G0 P0C 01
C=AB
A
半加器
S C
B
CO
全加器
能对两个1位二进制数进行相加并考虑低位来的进位， 即相当于3个1位二进制数相加，求得和及进位的逻辑电 路称为全加器。 本 位 加 数 An Bn Sn 本位和 Cn 本位向高位的进位