45nm节点的应力工程和版图环境的影响
半导体制程及摩尔定律
神秘的处理器制程工艺摩尔定律指导集成电路(IC，Integrated Circuit)工业飞速发展到今天已经40多年了。
在进入21世纪的第8个年头，各类45nm芯片开始批量问世，标志着集成电路工业终于迈入了低于50nm的纳米级阶段。
而为了使45nm工艺按时“顺产”，保证摩尔定律继续发挥作用，半导体工程师们做了无数艰辛的研究和改进—这也催生了很多全新的工艺特点，像大家耳熟能详的High-K、沉浸式光刻等等。
按照业界的看法，45nm工艺的特点及其工艺完全不同于以往的90nm、65nm，反而很多应用在45nm制程工艺上的新技术，在今后可能贯穿到32nm甚至22nm阶段。
今天就让我们通过一个个案例，来探索一下将伴随我们未来5年的技术吧。
你能准确说出45nm是什么宽度吗？得益于厂商与媒体的积极宣传，就算非科班出身，不是电脑爱好者的大叔们也能知道45nm比65nm更加先进。
但如果要细问45nm是什么的长度，估计很多人都难以给出一个准确的答案。
而要理解这个问题，就要从超大规模集成电路中最基本的单元—MOS(Metal Oxide Semiconductor金属氧化物半导体)晶体管说起。
我们用半导体制作MOS管就是利用其特殊的导电能力来传递0或者1的数字信号。
在栅极不通电的情况下，源区的信号很难穿过不导电的衬底到达漏区，即表示电路关闭(数字信号0)；如果在栅极和衬底间加上电压，那么衬底中的电荷就会在异性相吸的作用下在绝缘氧化层下大量聚集，形成一条细窄的导电区，使得源区和漏区导通，那么电流就可以顺利从源区传递到漏区了(信号1)。
这便是MOS最基本的工作原理。
在一块高纯硅晶圆上(在工艺中称为“P型半导体衬底”)通过离子扩散的方法制作出两个N型半导体的阱——通俗地讲P型是指带正电的粒子较多，N型则是带负电的粒子比较多。
再通过沉积、光刻、氧化、抛光等工艺制造成如图中所示的MOS管，两个阱的上方分别对应源区(source)和漏区(drain)，中间的栅区(gate)和下方的衬底中间用一层氧化绝缘层隔开。
中芯国际RD及半导体技术发展趋势
技术挑战-1: 精密图形转换
如何用193纳米波长光源形成65-20纳米特征长度的图形?
?
1.光学修正(OPC),相移掩膜(Phase Shift Mask) 2.浸没式光刻(Immersion Litho) 3.多重曝光和刻蚀(Multiple Patterning)
7
光刻技术的瓶颈三因素
Phase Shift Mask Off-axis illumination …….
8
光学修正技术使得图形比波长短
光掩模 图形
光掩模 图形
9
Dimension(nm)
193纳米光刻技术支撑CMOS发展65-14nm
Design Rule of Critical Layers
193nm 光刻的瓶颈
300
AA L
AA S
250
193nm Happy Days
GT L
GT S
CT L
16
Outline
1. Major Technology Challenges 2. SMIC’s Technology R&D Strategies and Plans
(1) Continue to build & enhance high quality and innovative R&D at SMIC (2) Place significant focus on leading-edge differentiation technologies (3) Strengthen R&D on advanced CMOS technology (4) Enrich design IP to actively support design houses for faster TTM (5) Actively drive the growth in domestic IC industry chain
AOCV技术在45nm中的应用：新思科技
AOCV技术在45nm中的应用：新思科技AOCV技术在45nm中的应用黄一峰huangyifeng@海思半导体技术有限公司ABSTRACTWith the developing of semiconductor technologies and complexity of chip designs, traditional on-chip-variations seems too pessimistic to be implemented for over ten million gates high performance designs base on 45nm process and below. Compared with traditional OCV which add the same derate value on all timing paths, AOCV gives different derate value on different timing path, which brings more scientific and rational timing margin. In this way, it can reduce over pessimism of derating. This paper will describe the AOCV technology in45nm high performance DSP chip and show the comparison results. Then you can easily find how much pessimism reduction we achieved by using AOCV.摘要随着半导体工艺的进步以及芯片设计的日趋复杂化，传统OCV约束方式已经越来越不符合45nm及以下工艺的千万门级高速芯片设计。
4纳米光刻节点,套刻误差 -回复
4纳米光刻节点,套刻误差-回复什么是4纳米光刻节点？光刻技术是半导体制造过程中重要的一环，用于将芯片上的电路设计图案投射到硅片上，形成精细的图案。
光刻节点是指光刻技术能够实现的最小特征尺寸，也被视为半导体工艺的一个重要指标。
4纳米光刻节点是指光刻技术能够实现的特征尺寸为4纳米，其意味着芯片上的晶体管、电路线等元件尺寸能够达到如此之小，从而实现更高的集成度和性能。
实现4纳米光刻节点所面临的挑战实现4纳米光刻节点并不容易，因为在这个尺寸下，光刻技术面临多方面的挑战。
首先，光刻机需要具备更高的分辨率和精度，以实现更小尺寸的特征图案。
其次，光刻胶材料需要具备更高的光学透过率和抗撞击性，以确保在复杂的光刻过程中图案的精确复制。
此外，光源的稳定性、光学系统的性能以及光刻工艺的控制方法等方面也需要得到进一步的改进和优化。
解决4纳米光刻节点面临的挑战的方法为了解决实现4纳米光刻节点面临的挑战，研究人员和制造商们采取了以下一些方法和技术：1. 借助于新型光刻机设备：制造商们不断改进现有光刻机的性能，并开发新型的光刻机设备。
例如，引入了多光束激光光刻机和电子束光刻机等新技术，这些设备具备更高的分辨率和精度，能够更好地适应4纳米尺寸的特征图案。
2. 开发新型光刻胶材料：研究人员正在积极探索新型的光刻胶材料，以应对4纳米光刻节点的挑战。
这些胶材料需要具备更高的抗撞击性，以防止在光刻过程中产生的震动和振动对图案的干扰，同时具备更高的光学透过率，以实现更小尺寸特征的复制。
3. 发展新型光源技术：光源对于光刻技术的性能和分辨率至关重要。
研究人员正在努力发展新型的光源技术，如极紫外光（EUV）光源，其具备更短的波长和更好的方向性，可以提供更高的分辨率和更精确的图案复制。
4. 优化光刻工艺控制方法：精确的光刻工艺控制对于实现4纳米光刻节点非常重要。
研究人员正在不断优化光刻工艺中的参数设定和控制方法，以确保图案的精确复制和误差的最小化。
5.本构模型-应力更新专题-UMAT和VUMAT
t
2.几种客观率
Truesdell率：
SE S C :E
S F 1 Jσ F T
F Jσ F T F 1 Jσ F T F 1 Jσ F T S
1
前推
× FT = ( Js )- L × ( Js ) - ( Js ) × LT F×S
横观各向同性
y
C
x
sG
ˆ : ˆD s (RRRR) : C
如何处理各向异性材料？
2.几种客观率的关系
什么时候可以不区分几种客观率？
vs L s s LT s T s
Assume F ≈ R, ignoring the stretch component of F
Lagrangian矢量dX和Eulerian矢量dx定义的二阶张量
可以由后拉和前推运算给出E-L张量之间映射的统一描述。 例如，L矢量dX由F前推到当前构形给出E矢量dx
dx F dX * dX
Eulerian-Lagrangian 前推运算
1 E矢量dx由 F 后拉到参考构形给出L矢量dX
假设 Csˆ D 已知：
ˆ
σ
G
ˆ : ˆD s (RRRR) : C : D
C
sG
ˆ : ˆD s (RRRR) : C
如何处理各向异性材料？
2.几种客观率的关系
CSE : E S
ˆ ˆD s ˆ ˆ C :D σ
如何得到正确的结果？
PK2和共轴旋转应力
SE Ct T FFFF : :C
计算固体力学
应力更新专题
柳占立 庄茁 liuzhanli@
微电子器件中应力引起的性能变化分析
微电子器件中应力引起的性能变化分析微电子器件是现代科技领域中的重要组成部分，其性能的稳定性和可靠性对于整个电子产品的功能和寿命都起着至关重要的作用。
然而，微电子器件在制造过程中常常会受到应力的影响，从而导致性能的变化。
本文将分析微电子器件中应力引起的性能变化，并探讨其原因和解决方案。
首先，我们来了解一下微电子器件中的应力来源。
在制造过程中，微电子器件通常由多个层次的材料组成，包括硅基底、金属导线、绝缘层等。
这些材料在制造过程中会受到机械应力、热应力和电场应力等多种应力的作用。
机械应力主要来自于制造过程中的加工和封装过程，热应力则是由于温度的变化引起的，而电场应力则是由于电场的作用引起的。
接下来，我们来分析应力对微电子器件性能的影响。
应力会引起微电子器件中晶体结构的畸变，从而导致器件的性能发生变化。
首先，应力会导致晶格畸变，使得晶体的晶格常数发生改变，从而影响材料的电子结构和导电性能。
其次，应力还会引起材料的位错和晶界的形成，从而影响材料的机械性能和可靠性。
此外，应力还会导致微电子器件中的导线断裂、绝缘层破裂等问题，进一步影响器件的性能和寿命。
针对微电子器件中应力引起的性能变化问题，科研人员已经提出了一系列的解决方案。
首先，可以通过优化制造工艺来减小应力的产生。
例如，可以采用低温制造工艺，减少热应力的影响；可以采用薄膜技术，减小材料的机械应力。
其次，可以通过材料的选择来改善器件的性能稳定性。
例如，可以选择具有较小热膨胀系数的材料，减小热应力的影响；可以选择具有较高韧性和强度的材料，提高器件的可靠性。
此外，还可以通过引入缓冲层、应力释放层等结构来减小应力的传导和积累，从而改善器件的性能稳定性。
除了工艺和材料的改进，还可以通过设计优化来减小应力的影响。
例如，可以通过改变器件的结构，减小应力的传导路径；可以通过引入应力补偿结构，抵消应力的影响。
此外，还可以通过优化器件的布局和封装结构，减小应力的积累和传导。
平均应力对45钢P-S-N曲线的影响
(1) 成组法 平均应 力为零时 ,最大应力分 别 取 313. 6 ,333. 2 ,352. 8 ,372. 4 和 392 M Pa ; 平均应 力为 98. 0 M Pa 时 ,最大应力分别取 392. 0 ,411. 6 , 431. 2 和 470. 4 M Pa ;平均应力为 196. 0 M Pa 时 ,最 大应 力 分 别 取 450. 8 , 470. 4 , 490. 0 , 509. 6 和 529. 2 M Pa ;平均应力 为 294. 0 M Pa 时 , 最大应 力 分别取 548. 8 ,568. 4 ,588. 0 ,607. 6 和 646. 8 M Pa 。
3
509 . 6
3
490 . 0
3
470 . 4
3
450 . 8
3
294
646 . 8
3
607 . 4
3
588 . 0
3
568 . 4
3
548 . 8
4
4 . 617 4 4 . 706 5 4 . 869 0 5 . 139 5 5 . 402 6 4 . 687 4 5 . 000 4 5 . 141 9 5 . 333 3 4 . 493 5 4 . 751 7 4 . 987 2 5 . 223 8 5 . 569 3 4 . 493 5 4 . 751 7 4 . 987 1 5 . 223 8 5 . 569 3
PTCA ( PAR T :A P H YS. TEST. )
2007 年 第 43 卷 12
平 均 应 力 对 45 钢 P2S2N 曲 线 的 影 响
李淑兰 , 杨玉芬 , 徐人平 (昆明理工大学 , 昆明 650224)
(毕业论文)半导体元器件的可焊性测试方法研究
摘要随着半导体技术的迅速发展，电子产品的已进入各行各业，涉及航空航天、机械制造、电子商务等，可以说，我们大家的生活已无法离开电子产品。
可焊性测试是电子产品生产制造过程中检验产品可焊接性能的一种必要手段。
产品引线的焊接性能将直接影响到产品的使用，严重的焊接不良甚至会影响到整机的可靠性。
而且此类不良很多是间歇性的，有时会影响维修人员对故障的判断，造成一些不必要的损失。
本文着重介绍了各类可焊性测试方法在元器件生产中的实际应用，以及使用方法中的一些关键点。
通过在工作中的实际应用，结合标准的要点和产品的特点，在不违背标准的情况下，针对各类不同的产品，使用不同的测试方法进行检测，这样能更有效的反应产品的可焊接性能。
特别是针对一些短引脚、无引脚产品，如何使用合适的方法，甚至说使用更有说服力的润湿法来进行检测。
这些方法的研究，将有利于封装厂在生产过程中改进产品电镀品质的检测方法，能更快、更有效的发现产品的电镀缺陷，及时调整生产工艺的，提高产品质量，满足客户的需求。
关键词：可焊性；方法；标准；半导体元器件AbstractWith the rapid development of semiconductor technology, electronic products has entered into all walks of life, involved in aerospace, mechanical manufacturing, electronic commerce and so on, in other words, our life cannot leave the electronic products.Solderability test is a necessary mean to inspect the product solderability during the electronic product manufacturing process. The solderability of the lead will directly affect the product using; serious bad soldering may even affect the reliability of the machine. And such bad soldering is intermittent; sometimes it will affect maintenance personnel’s judgment for fault, causing some unnecessary loss.This article emphatically introduces the practical application of all kinds of solderability test methods in the production of components, and some key points in using the methods. Through practical application, combining the main points of the standard and the characteristics of the products, under the case of without violating the standard, for all kinds of different products, using different testing methods can reflect the solderability more effective. Especially for some short pin and no pin products, how to testby the right method or more persuasive wetting method? The research of these methods will be of conducive forpackaging factory to improve the detection method of improving products electroplating quality in the process of production, and can find plating defects of product faster and more effective to adjust the production technology, improve product quality, and meet customer demand timely.Keywords: Solderability, Methods, Standard, Semiconductor components目录目录摘要 (Ⅰ)Abstract (Ⅱ)第1章绪论 (1)1.1课题研究的目的和意义 (1)1.1.1课题背景 (1)1.1.2目的和意义 (2)1.2 国内外研究现状 (2)1.2.1 课题来源 (2)1.3 课题的主要研究内容 (4)第2章半导体元器件的可焊性描述 (6)2.1 可焊性描述 (6)2.2 测试可焊性的几种主要方法 (6)2.2.1 可焊性测试前处理 (7)2.2.2 助焊剂的使用 (9)2.2.3 焊料的使用 (10)2.2.4 槽焊法 (11)2.2.5 电烙铁法 (12)2.2.6润湿称量法 (13)2.3本章小结 (17)第3章小型短管脚产品使用润湿称量法测试 (18)3.1小型短管脚产品的定义 (18)3.2 设备介绍 (18)3.3 SOT-23产品的测试 (19)3.3.1 SOT-23封装介绍 (19)3.3.2 润湿称量法对SOT-23产品进行测试 (20)3.4本章小结 (22)第4章无外引脚产品的测试 (23)4.1 无外引脚产品介绍 (23)4.2 槽焊法测试 (24)4.3 润湿称量法测试 (25)4.4 本章小结 (26)第5章基板封装产品的测试 (27)5.1基板封装介绍 (27)5.2 槽焊法对基板封装进行测试 (27)5.3 电烙铁法进行补充测试 (29)5.4 本章小结 (29)结论 (30)江苏科技大学硕士论文参考文献 (31)致谢 (33)第1章绪论第1章绪论1.1 课题研究的目的和意义1.1.1课题背景1947年晶体管发明的同时，也开创了半导体封装的历史。
光电检测技术与应用_郭培源_课后答案
光电检测技术与应用课后答案第1章1、举例说明你说知道的检测系统的工作原理。
（1）光电检测技术在工业生产领域中的应用：在线检测：零件尺寸、产品缺陷、装配定位…（2）光电检测技术在日常生活中的应用：家用电器——数码相机、数码摄像机：自动对焦---红外测距传感器自动感应灯：亮度检测---光敏电阻空调、冰箱、电饭煲：温度检测---热敏电阻、热电偶遥控接收：红外检测---光敏二极管、光敏三极管可视对讲、可视电话：图像获取---面阵CCD医疗卫生——数字体温计：接触式---热敏电阻，非接触式---红外传感器办公商务——扫描仪：文档扫描---线阵CCD红外传输数据：红外检测---光敏二极管、光敏三极管（3）光电检测技术在军事上的应用：夜视瞄准机系统：非冷却红外传感器技术激光测距仪：可精确的定位目标光电检测技术应用实例简介点钞机（1）激光检测—激光光源的应用用一定波长的红外激光照射第五版人民币上的荧光字，会使荧光字产生一定波长的激光，通过对此激光的检测可辨别钞票的真假。
由于仿制困难，故用于辨伪很准确。
（2）红外穿透检测—红外信号的检测红外穿透的工作原理是利用人民币的纸张比较坚固、密度较高以及用凹印技术印刷的油墨厚度较高，因而对红外信号的吸收能力较强来辨别钞票的真假。
人民币的纸质特征与假钞的纸质特征有一定的差异，用红外信号对钞票进行穿透检测时，它们对红外信号的吸收能力将会不同，利用这一原理，可以实现辨伪。
（3）荧光反应的检测—荧光信号的检测荧光检测的工作原理是针对人民币的纸质进行检测。
人民币采用专用纸张制造（含85％以上的优质棉花），假钞通常采用经漂白处理后的普通纸进行制造，经漂白处理后的纸张在紫外线（波长为365nm的蓝光）的照射下会出现荧光反应（在紫外线的激发下衍射出波长为420－460nm的蓝光），人民币则没有荧光反应。
所以，用紫外光源对运动钞票进行照射并同时用硅光电池检测钞票的荧光反映，可判别钞票真假。
（4）纸宽的检测—红外发光二极管及接收二极管的应用主要是用于根据钞票经过此红外发光及接收二极管所用的时间及电机的转速来间接的计算出钞票的宽度，并对机器的运行状态进行判断，比如有无卡纸等；同时也能根据钞票的宽度判断出其面值。
芯片的工艺节点
芯片的工艺节点芯片的工艺节点是指制造芯片时所采用的制程技术。
随着科技的不断发展，芯片工艺节点也在不断更新，从最初的数十纳米级别发展到今天的7纳米级别及以下。
本文将从不同工艺节点的特点、应用领域以及对芯片性能的影响等方面进行介绍。
一、40纳米工艺节点40纳米工艺节点是指芯片制造中线宽为40纳米的工艺技术。
这一工艺节点在过去的几年中被广泛应用于各种领域的芯片制造，如智能手机、计算机和电子设备等。
40纳米工艺节点具有较低的功耗和较高的性能，能够实现更高的集成度和更好的能效比。
此外，40纳米工艺节点还具有较低的成本和较短的制造周期，使其成为制造商的首选。
二、28纳米工艺节点28纳米工艺节点是指芯片制造中线宽为28纳米的工艺技术。
这一工艺节点相较于40纳米工艺节点，具有更高的集成度和更低的功耗。
28纳米工艺节点广泛应用于移动设备、通信设备和计算机等领域，为这些设备提供了更高的性能和更长的电池续航时间。
此外，28纳米工艺节点还具有更高的可靠性和更低的故障率，使芯片在使用过程中更加稳定可靠。
三、14纳米工艺节点14纳米工艺节点是指芯片制造中线宽为14纳米的工艺技术。
这一工艺节点相较于28纳米工艺节点，具有更高的集成度和更低的功耗。
14纳米工艺节点被广泛应用于高性能计算、人工智能和移动计算等领域，为这些领域提供了更强大的计算和处理能力。
此外，14纳米工艺节点还具有更高的可靠性和更低的故障率，为用户提供了更好的使用体验。
四、7纳米工艺节点7纳米工艺节点是指芯片制造中线宽为7纳米的工艺技术。
这一工艺节点相较于14纳米工艺节点，具有更高的集成度和更低的功耗。
7纳米工艺节点被广泛应用于高性能计算、人工智能和移动计算等领域，为这些领域提供了更强大的计算和处理能力。
此外，7纳米工艺节点还具有更高的可靠性和更低的故障率，为用户提供了更好的使用体验。
芯片的工艺节点在不断演进，从40纳米到7纳米，每个工艺节点都具有不同的特点和应用领域。
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高性能的芯片上 又得 到了新 的参
Ｆ 电路性 能 的影 响是可调整 的 ， 对
要 在设计阶段就考虑 由版图引入 的
壬 移率变化 的系统性影响 。
行 版本的紧凑型模型引入 了扩散长度
Ｉ型来模拟 Ｓ Ｉ 莫 Ｔ 对沟道区域 的影响。 型基于版 图对被隔离晶体管的紧凑 参 数做 了修改； 例如 ， 扩散矩形的长
如果可 以适 众所周知， 机械 应力可 以改变硅材料 的能隙 性能方面扮演 了越来越重要 的角色 。 ｎ 沟道晶体管 和载流子迁移率 ， 电应力传感器是这一效应的 当控制应力 ，由于提高了载流子 （一 压
甲阴 电于 ， 追 晶 体官 甲明 Ｐ Ｊ 移 建
应力和迁移宰蜜化 （ ％）
５０ ． ０ Ｅ ＋ 强
３箬 ． ３ Ｅ ＋ 蓦 ０
５６ ＋ ｏ ．Ｅ ０ ０ ０ ０ ．Ｅ ｏ
ＴＦ ￣惺 棚Ｔ ｎ Ｅ
图 ２ 对一个库单 元进行机械应 力模拟得到的 ． 应力分量 。右下 图所示为在上述应 力场的作 用下迁移率的变化。
－ ＷＸ ．ｃｈｎ ＋ Ａ ｓ ｉａｍ ａｇ． ￣Ｖ ｉ ｃｏｍ
册 极距离附近各个扩散边缘 的距离。 ） 模型并没有考虑像附近扩散这样 Ｄ 吏 ，或者更复杂的扩散图案。 应
图 ５ （ ０表面处与压应 力时 ，在【１ 】 向可 以获得 最大的空穴迁移率 （ Ｆ Ｔ 。 ．１ ） １ １ １方 ｎＥ ）
ｃｈｉ ｎａｍ ａｇ． ｎ ｃｏｒ
． ÷
维普资讯
了引入硅 ＳＧｅ￣３ ｉ ｊ Ｉ 晶格失配形成 的压 大影响。 单元 中每个 晶体管来说 ， ｈ 对 上面标注的 和（１ ） １ ０表面取向中纵向 ￣ ｐＥ Ｆ Ｔ的 ＳＤ区域采用 ｅ ｉ 。 ／ ＳＧｅ 数字是以不考虑版图效 应时的驱 动电流位基 准 ， 拉应力都是最优的。 ： ，由于没有应力工程技术可 以获 ９ 单轴应力 ，技术人 员只 能采用具 ｅ 势应力方 向的应力分布 来近似理 Ｚ 的效果 。然而 ，多种 无意 和有 力 复合之后的结果是三维的应 力分 ！ 展示 了对 一个库单元模 拟的三个
。
特别地 ，Ｓ ｘ和 Ｓ ｙ分量 表现 ｘ ｙ
的依赖性 ，需要在单元级别上进 力模 拟，并表征对 迁移率提高的 ： 引起 的应 变 境
！ 中所示的应力分布不仅依赖于产
的工艺参数 ，而且也跟版 图的图 改变 Ｓ Ｉ Ｔ 或者 ＳＧｅ源 ／ 区的体 ｉ 漏 殳 变沟道 内的应力级别 ，因此 ，在
了满足 国际半导体技术蓝 图 （ ＲＳ ］ Ｔ ）
￡￡ ￡ 们 ：：：
Ｒｉａ ｄｏ Ｂｏｒ ｅｓ ｃｒ ｇ
应力分■
Ｖｉｔ ｏ ｏｚ ｃ ｏｒＭ ｒ
Ｘｉ ｐｅｎ ａｏ ｇ Ｘｕ，
Ｓ ｎ ｐｙ ｃ ｙ ｏ ｓ ｓＩ ｎ
ｗ ｙ ｏ ｓ ｓｃ ｍ ｗｗ ｓ ｎ ｐ ｙ ｏ
Ｐ ｏＣＥ ＳＮ Ｒ Ｓ Ｉ Ｇ 工 艺 与 制造
Ｍ ＡＮＵＦ ＡＣＴ ＵＲＩ ＮＧ
用于 Ｈ 的■啊墨 食Ｚ艺 ＯＴ ｔ铁 电常数的相对值 。 明显 ， ） 很 在纵向拉应力下 ， 在两个表面取 向中［１ ］ 向都是最 优的。 １０方 在空穴迁移率 中，１０表面处于压应力状态 ， （１） 在 【１】 ｌ １方向可以获得最高的压 电系数 （ ５ 。 图 ）
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ＰＯＣＥＳ Ｇ￣ 工艺与制造 Ｒ ＳＩ Ｎ
＿Ｍ ＡＮＵＦ ｊ ＡＣＴ Ｒ ＮＧ Ｕ Ｉ
４ ｉ节点 的 ５Ｈ 应力工程和版图环境的影响 ５● Ｅ Ｘ ；■● Ｅ ＥＥＥ 曩● 矬
我们综合考虑了４ ｍ节点工艺 中的多种应力来源 ， ５ｎ 讨论 了一种用于处理版图依赣问题的方法 ， 并 且检验 了混合取向技术 （ Ｔ）的潜力。 ＨＯ
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Ｐ ＯＣＥ ＳＮ Ｏ 工 艺 与 制 造 Ｒ Ｓ Ｉ ＧＡ ，
Ｍ ＡＮＵＦ ＡＣＴ ＵＲＩ ＮＧ
一
个瘁 ●元 中曩蕴 化君 的曩动 毫施
当 ＳＧｅ ｉ 嵌入到 ｐ Ｅ Ｆ Ｔ的源 ／ 漏 区时也 会有类似 的复 杂情 况 产生 。ＳＧｅ的体积 可以决定 向 ｉ
分 析工 具 ，可 以高 效计算 由版
Ｓ ｉ ｓＬ ｅ ｍｏ Ｘ模拟 器对一个库单 元进行 分析 得到的规范化 的驱 图相关 应力变 量引起 的 晶体 管 ｓ
电性 能变化 。图３ 所示为与版图
’ 或应施至于下硅 相应变对个单晶管动流 巨 将 压 力Ｊ 其的沟 关力量一库元体驱 电的 昱 拉 口立 ｌ １
率， 就提高 了驱动 电流 ， 因而应力可以极
…
…
叠２ Ｅ０ １ ． ０ Ｅ ＋
－
１
． ｓ程 化导 ： 萋 造Ｉ中 工 票 Ｔ 氧艺 ７ Ｅ ＋ 箍 ０ ２ 过
有意应力用于调整 ｎ Ｅ Ｆ Ｔ或ｐ Ｅ Ｆ Ｔ沟
鋈 道 的 力（ ）为 改 ｎ 道 翟 ） 内 应 图 。 了 苛＿ 晶 沟
制 定的９ ｎ ０ ｍ以下Ｃ ＭＯＳ 器件 的目标 ，
应力工程 已经成为提高晶体管性 能的 常用技术。可以通过多种途径 产生应力 ， 例如双 应力衬层 （ Ｌ） ＤＳ 、源极 和漏极 （／ ＳＤ）位置的嵌 入 式锗硅 （ＳＧｅ 、应力记忆 ，以及来 自于浅沟 ｅｉ ） 隔离 （ Ｔ ）的无意应力。这些应力作用的结 果 ＳＩ
形 成 了依 赖 于 版 图 的非 均 匀 应 力 分 布 。 版 图 的 与
相关 ｆ 生以及硅材料中各项异性的应力传导需要对
网表 进 行 基 于 实例 的考 量 ， 考虑 对 每 个 晶 体 管性
能的改变 。
应力工 程的应 用
最初商业应用 。 最近 ， 机械应力在 影￣ＭＯＳ Ｅ ＦＴ
邻 近 硅 中施 加 压应 力 的级 别 ， 是 多 晶到 多 晶节 距 的 函数 。 很 明 显 ，设 计 人 员 需 要 更
详 细的基 于模型 的工 具来分 析 与 版 图相 关 的应 力 ，并计算 对 晶体管 电性能 的影 响。为 了满
足 这 一 需 求 ， 我 们 开 发 了应 力