集成电路版图技巧总结
第08章集成电路失效机制及版图设计技巧
学习指导
学习目标与要求
失效机制及版图设计技巧
1．了解集成电路工作实效机制及其实效原理 2．了解集成电路版图设计相关方法、流程及设计技巧 3. 掌握集成电路工作实效定义、内涵及实质，掌握集成电路不同工作实效机制的特点
4．掌握集成电路不同工作实效机制的特性、采用不同集成电路版图设计的方法及设计技巧 学习重点 1．集成电路工作实效定义、内涵及实质，掌握集成电路不同工作实效机制的特点 2．集成电路不同工作实效机制的特性、采用不同集成电路版图设计的方法及设计技巧 学习难点 1．集成电路工作实效机制及其实效原理 2．不同集成电路版图设计的方法及设计技巧
H b a f
7) contact 设计规则
c d
N+
E
符号
尺寸 .6*.6
含
义
定义为金属1与扩散 区、多晶1、多晶2 的所有连接！
10.a
接触孔最小面积
10.a.1 .6*1.6 N+/P+ butting contact面积 10.b 0.7 接触孔间距
一、 设计规则
1. 基本定义(Definition)
Extension Width Space Space Overlap Enclosure 1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记， 在画layout 时须遵守这些规则。
2. 0.6µm DPDM CMOS 工艺版图设计规则
防护措施：通过在所有隔离区内设置基区抑制 NMOS 沟道的形成；CMOS 工艺使用沟 道终止来提高厚场阈值；设置场板可提供防止寄生沟道形成和电荷分散效应的全面保护。
四、 寄生效应
寄生效应包括衬底去偏置、少子注入和衬底效应。 1、 热载流子注入
电路识图9-集成电路的识图方法
电路识图9-集成电路的识图方法随着微电子技术的不断发展，各种无线电电子设备越来越多的使用了集成电路，集成电路符号也就越来越多的出现在各种电路图中。
由于电路图中一般不画出集成电路的内部电路，使得用集成电路构成的电路图不像分立元件电路图那样直观易读，因此，看懂含有集成电路的电路图需要掌握一些特殊的看图方法。
一、了解集成电路的基本功能集成电路往往都是电路图中各单元电路的核心，在单元电路中起着主要的作用。
从图面上看，某些单元电路就是由一块或几块集成电路再配以必须的外围元器件构成的。
要看懂这样的电路图，关键是了解和掌握处于核心地位的集成电路的基本功能，以此为突破口分析整个电路的工作原理。
集成电路的品种繁多，功能各异，特别是对于缺少资料和经验的电子爱好者来说，了解电路图中集成电路的功能并非易事。
但是，我们可以通过了解电路作用、查找资料、分析接口情况等方法，来搞清楚集成电路的基本功能。
1、根据单元电路所承担的任务，判断集成电路的基本功能一般而言，集成电路是单元电路的核心，单元电路的作用主要是依靠该集成电路来实现和完成的。
所以，根据单元电路所承担的任务和所起的作用，即可大致判断出在单元电路中起核心作用的集成电路的基本功能。
下面举例作进一步的说明，下图所示是以集成电路IC1为核心构成的一个单元电路，下图所示是某扩音机电路原理方框图，由图中可知该单元电路的作用和任务是对音频信号进行功率放大，因此，作为核心器件的集成电路IC1的基本功能是功率放大，IC1应该是一个集成功率放大器。
2、通过查找资料，了解集成电路的基本功能一般在较完整的电路图中，均会标注有各个集成电路的型号。
我们可以根据电路图提供的型号，通过查阅集成电路手册等技术资料，搞清楚这些集成电路的基本功能以及其它相关数据，这对于看懂集成电路电路图会有极大的帮助。
在上面介绍的功率放大单元电路中，集成电路IC1的型号是LM3886，通过查阅手册可以很清楚的了解到：LM3886是高性能集成功率放大器，频率响应范围5Hz~100kHz，输出功率50W，总谐波失真0.03%，具有过压、过载、超温保护功能和静噪功能，以LM3886为核心构成的音频功放单元电路具有很好的技术性能。
集成电路版图基础-CMOS版图篇01
对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的栅极存在串联电阻，导 致栅极两端电压不同
MOS管寄生电容值
C W L C0
MOS管栅极串联电阻值
R W / L R
S G
电路图
版图
栅极竖直方向排列
电路图
版图
三个或三个以上MOS管并联。 类似大尺寸MOS管的拆分连接
源和漏的并联都用金属连接（叉指型）
（3）MOS管的复联 复联是同时存在MOS管串联和并联的情 况。
二、集成电路版图设计方法
棒状图设计 ： 为了方便地从电路中得到最有效的源漏共 用版图，可以使用“棒状图设计”，在绘 制版图之前先制作结构草图。 可以很好的解决器件布局问题
Hale Waihona Puke 8、MOS管阵列的版图实现
(1) MOS管的串联。 N1的源、漏区为X和Y，N0的源、漏区为Y和Z。 利用源漏共用，得到两个MOS管串联连接的版图。 电路图
N1和N0串联版图
N1、 N0版图
任意个MOS管串联。 例如3个MOS管串联的版图。
电路图
版图
（2）MOS管并联(并联是指它们的源和源连 接，漏和漏连接，各自的栅还是独立的。) 栅极水平放置
“混合棒状图”法：
矩形代表有源区(宽度不限)； 实线代表金属； 虚线代表多晶硅；
“×”代表引线孔。其它层次不画,
通常靠近电源vdd的是P管，靠近地线gnd 的是N管。
反相器棒状图
电路图-棒状图-版图
a
b
丛宁_2011.8.1-8.9集成电路版图学习总结
2011.8.1-8.9期间的学习总结本周学习总结：1．学习了《集成电路掩模设计——基础版图设计》的第10章（验证），了解了DRC和LVS的验证原理和过程，这还需要在软件的使用中进一步体会；2．学习了Linux最基本的指令，为使用Cadence打基础；3．做了一次报告，讲了四部分，分别为平面布局、17个一般技术、硅加工工艺和CMOS版图等，在讲解的过程中有学姐旁听指导，我问了很多和实际相关的问题，发现理论和实践还是有一定差距的，所以要多实践；4．听了一次报告，由金老师主讲的，从全局上了解了集成电路从最初设计到最后流片的整个过程，还有一些版图的基础知识；5．根据金老师给的一个放大器电路，结合书中的实例研究，进行了版图设计分析；6．开始练习使用Cadence，其中包括导库的过程，这个过程不太顺利，还有需要解决的问题。
下两周学习计划：从8月10日下午到8月24日是实验室的放假时间，这段时间我主要是学习于老师给我的论文，做陀螺仪的综述。
《集成电路掩模设计——基础版图设计》第10章验证检查软件：（1）DRC（Design Rule Check）设计规则检查写好设计规则控制文件。
DRC是第一级检查。
（2）LVS（Layout Versus Schematic）版图与电路图的对照能检查部件和布线，还能确认它们的值是否正确。
e.g.器件的尺寸和类型。
以上两个过程都是反复的过程。
一、DRC1．布尔指令行：（1）AND功能：以图来解释比较清楚：应用：e.g. 寻找CMOS晶体管。
如下图：搜寻有源区上覆盖有多晶的区域就是晶体管代码行：TMP1=POLY AND ACTIVETMP2=TMP1 AND NWELL（PMOS）困难之处：首先要告诉计算机我们的器件位于何处。
（2） OR功能：合二为一。
依然用图解：⇒代码行：TMP3=TMP2 OR PPLUS应用：把具有共同设计规则的临时文件组合起来。
（3） NOT功能：代码行：TMP4=A NOT B ⟺ TMP4=A AND NOT B⇒应用：e.g.1.要在电阻层和掺杂层中找到正常电阻：e.g.2.选择多晶硅矩形：（不同顺序，结果不同）2．规则检查指令行：第一项检查：外部检查：e.g. DISPLAY CHECK1 = EXTERNAL M1 >=2um （检查各个多边形周边相互间的距离。
07集成电路版图设计技巧
错误布线
正确布线
引线孔、通孔：
一般情况下，衬底接触和有源区接触布线 需要在整个接触区域内，保持一定间距， 连续制作一排引线孔； 模拟电路部分多晶硅栅引线处，制作两个 通孔；数字电路部分由于面积限制，多晶 硅栅引线处制作一个引线孔； 相邻金属层之间，如果面积允许，至少制 作两个接触孔。
(b)场反型形成场区寄生MOS管
2)场开启电压
影响场开启电压的因素： ① 场氧化层厚度——场氧化层越厚，场开 启电压就越高。 ② 衬底掺杂浓度——衬底浓度越高，场开 启电压也越高。 要求场开启电压足够高，至少应大于电路的 电源电压，使每个MOS管之间具有良好的隔 离特性 版图设计中增加沟道隔离环提高场开启电压。
部分设计规则
多晶硅延伸有源区最小：0.3um 引线孔、通孔尺寸：3×3um 引线孔、通孔最小间距：0.45um 有源区、多晶硅、一铝、二铝覆盖引线孔、通孔 最小：0.15um 多晶硅最小宽度： 0.3um 一铝、二铝最小宽度： 0.45um 多晶硅、一铝、二铝最小间距： 0.45um
1. 隔离环及其作用
1) 寄生MOS管 当金属线通过场氧化层时,金属线和场氧化层 及下面的硅衬底形成一个MOS管。如果金属线 的电压足够高,会使场区的硅表面反型,在场区 形成导电沟道,这就是场反型或场开启。寄生 MOS管接通不该连通的两个区域，破坏电路的 正常工作。
寄生MOS管示意图
(a)金属导线跨过两个扩散区
三、沟道隔离环
沟道隔离环是制作在衬底上或阱内的重掺 杂区，能提高场开启电压，防止衬底反型 形成寄生MOS管。 P管的隔离环是N-衬底上的N+环； N管的隔离环是P-阱内的P+环 将各管的衬底接触区域延长，并使之包围 整个模块即形成隔离环
集成电路版图设计技术
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二、布图规划和布局
• 布图规划是根据模块包含的器件数估计其面
积，再根据该模块和其它模块的连接关系以及 上一层模块或芯片的形状估计该模块的形状和 相对位置。其优化目标是：电路性能，包括时 延，噪声、串扰等，同时考虑P/G、Clock、Bus、 Interconnect的可布性。布图规划中的模块为软 模块。
VLSI版图是一组有规则的由若干层平 面几何图形元素组成的集合。
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串联
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并联
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第四节 版图设计规则
一、设计规则的内容与作用
• 设计规则是集成电路设计与制造的桥梁。 如何向电路设计及版图设计工程师精确说
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在整个设计过程中，设计者可以通过显示，观察任 意层次版图的局部和全貌；可以通过键盘、数字化 仪或光笔进行设计操作；可以通过画图机得到所要 绘制的版图图形。利用计算机辅助设计，可以降低 设计费用和缩短设计周期。
3、自动化设计
在版图自动设计系统的数据库中，存有单元的电路 图、电路性能参数及版图。在版图设计时，只要将 设计的电路图（Netlist）输入到自动设计系统中， 再输入版图的设计规则和电路的性能要求，自动设 计工具可以进行自动布局设计、自动布线设计并根 据设计要求进行设计优化，最终输出版图。
集成电路版图设计技巧分析与研究
集成电路版图设计技巧分析与研究作者：杨志磊来源：《科学与财富》2018年第23期摘要：文章以提高集成电路版图设计能力与效率为目的，首先介绍了版图设计的根本原则以及设计方法存在的优缺点，其次阐述了集成电路版图设计流程，并且着重分析了设计技巧，重点在于如何更加高效的完成集成电路版图设计，为后续版图数据tape-out奠定基础。
关键词：集成电路版图；版图设计；设计技巧信息技术的发展推动了集成电路设计水平的提升，由于芯片面积和工艺尺寸的不断减小，使集成电路版图设计技巧方面面临非常严格的要求。
设计人员必须要对电路形式、参数设置以及应用场景等进行充分考虑，才能够满足设计需求。
但是版图工程师在进行集成电路版图设计的过程中，经常会面临一些问题，影响芯片的功能与性能。
为了保证集成电路版图设计的正确性和准确性，文章重点围绕设计技巧展开论述。
1 版图设计根本原则作为电路的设计人员，必须保证电路设计环节的紧凑型，以更快的效率完成产品设计。
版图设计主要涉及到几种不同的设计方式：如果以自动化程度为依据，版图设计分为人工设计、自动布局布线两种；如果以布局模块限制为依据，版图设计有全定制、半定制这两种类型[1]。
通常正式开始版图设计前，设计人员必须了解所使用的工艺文件及设计规则，将其作为设计的参考依据。
明确设计规则期间，要对掩膜对准以及非线性等因素进行全面考虑。
设计规则规定了各种图形所要满足的要求，然而各个企业所使用的工艺及设计规则存在很大差异，因此要解决这一问题，需要应用高级CAD工具，兼容各种工艺，便于设计版图。
自然其中也存在一些缺点，比如线性度的应用范围受限等，这些都对集成电路版图设计造成限制。
2 集成电路版图设计技巧2.1 整体规划设计针对集成电路版图设计，其中最为重要的就是整体设计（即top设计），直接关系到所有block所在位置以及布局布线。
整体布局设计方法和成型电路图相似度非常高，按照模块面积进行适当的调整，将其进行有效拼凑。
初探集成电路版图设计的技巧
做标记 ，检 查线路 短路 ，线路 开路与 结点 ，当检 查 出错误 之后 ， 可 以局 限在 最短 的通 路上 ，在检 查 中 ，要 知道 版图部 件 的类 型是否 符合 规 范要求 ，看 一看有 没有 断路 的地 方 ，有 的话 就 对照着 电路 原理 图进 行修 改 ，还要看 有 没有连 错线 的地 方 ， 直到修 改到与版 图和 电路 图完 全一样 就可 以。
关键 词 ：集成 电路 ；版 图设、 版 图设 计 方 法 与 规 则
电路设 计 者都 希望 电路设 计 能够 紧凑 ，是 一个 高效 率 的 成 品工艺 。在 版 图设计 中可 以分 类设 计 的几种 方法 ，按 自动 化程度 进 行划 分 ，可将 版 图设计 方法 分成 手工 设计 和 自动设 计 两类 ；如果 按照 布局 模块 的 限制来 划分 ，可 以划 分 为全定 制与 半定 制 两类 …，在 大多 数情 况 下 ，或者 在设 计 之前 ，应 该 去 生产 厂 的设 计 规则 ，并 为设 计 的过程 参考 。一 般在 确定 设 计规 则 的时候 ，应该要 考虑掩 膜对 准 ，非 线性 等等 。
２．１全 局 规 划设 计 。对 集成 电路版 图进行 设计 的时 候 ， 全 局 的设计 是个 关键 ，全 局设 计这 个环 节决 定 了元件 的位 置 和分 布 的方式 ，一 般讲 ，要 按照模 块 的面积进 行划分 与调整 ， 使 其结 合在 一起 ，并 且在 全 局设计 中应 该要 注意设 计 的 分布 是 否合 理 ，减少 使用 的 面积 与芯 片 的成 本 问题 ，并且 要 能够 方便 于 电路 的测试 。在 布局 时 ，应 该 布局 之前 的准 备 ，布局 时应 该 注意 的方 面 ，到最 后节 省 面积 的途径 有 ，电源 线下 面 可 以有 器件 ，节 省 面积 ，数字 电路 版 图主要 是 节省 面积 ，减 小 面 积 。
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集成电路版图技巧总结
1、对敏感线的处理对敏感线来说，至少要做到的是在它的走线过程中尽量没有其他走线和它交叉。
因为走线上的信号必然会带来噪声，交错纠缠的走线会影响敏感线的信号。
对于要求比较高的敏感线，则需要做屏蔽。
具体的方法是，在它的上下左右都连金属线，这些线接地。
比如我用M3做敏感线，则上下用M2和M4重叠一层，左右用M3走，这些线均接地。
等于把它像电缆一样包起来。
2、匹配问题的解决电路中如果需要匹配，则要考虑对称性问题。
比如1：8的匹配，则可以做成33的矩阵，“1”的放在正中间，“8”的放在四周。
这样就是中心对称。
如果是2：5的匹配，则可以安排成AABABAA的矩阵。
需要匹配和对称的电路器件，摆放方向必须一致。
周围环境尽量一致。
3、噪声问题的处理噪声问题处理的最常用方法是在器件周围加保护环。
N mos管子做在衬底上因此周围的guardring是Pdiff，在版图上是一层PPLUS,上面加一层DIFF，用CONTACT连M1。
Pdiff接低电位。
Pmos管子做在NWELL里面因此周围的GUARDING是Ndiff，在版图上先一层NPLUS，上面加一层DIFF，用CONTACT连M1。
Ndiff接高电位。
在一个模块周围为了和其他模块隔离加的保护环，用一圈NWELL，里面加NDIFF，接高电位。
电阻看类型而定，做在P衬底上的周围接PDIFF型guarding接地；做在NWELL里面的则周围接NDIFF型guarding接高电位。
各种器件，包括管子，电容，电感，电阻都要接体电位。
如果不是RF型的MOS管，则一般尽量一排N管一排P管排列，每排或者一堆靠近的同类型管子做一圈GUARDING，在P管和N管之间有走线不方便打孔的可以空出来不打。
4、版图对称性当电路需要对称的时候，需要从走线复杂度，面积等方面综合考虑。
常见的对称实现方式：
一般的，画好一半，折到另一半去，复制实现两边的对称。
如果对称性要求高的，可以用质心对称的方式，把管子拆分成两个，四个甚至更多。
如把一个管子拆成两个可以AB BA的方式如果有四个管子，可以各拆成三个，用ABCDABCDABCD的方式五、布局布线布局布线是一个全局问题。
在画较大的电路时候是很重要的。
首先确定各模块的位置，在确定位置的时候需要考虑的问题主要有：各输入输出之间的连线最短，最方便；各模块接出去连PAD的各端口方便；高频线距离尽量短；输入输出之间相隔比较远等。
这些问题需要在着手画各模块之前先有个安排。
在画好各模块后摆放时会做调整，但大局不变。
连线一般的规则是单数层金属和双数层金属垂直，比如一三五层连水平；二四六层连垂直。
但这样的主要目的是各层能方便走线，排得密集。
所以也不是死规则，在布线较稀疏的情况下可以做适量变通。
在布线时最重要的问题
是考虑电路的各支路电流问题。
首先要明确各支路电路的峰值，这样就能确定金属线的最小宽度。
确保整条支路不会被电流过大而烧断。
当然连线也不能太宽，这样的话电容会大。
电路中如果画到电流源可以离得较远，因为电流源理想的时候电阻无穷大，这就意味着电流源连出来的线可以长一些，因为不需考虑连线太长电阻太大的问题。
六、版图流程整体布局――各模块布局――模块布线――各模块通过DRC，LVS――整体布线――整体通过DRC,LVS，通过天线效应DRC――提取后仿参数DRC：在线的有DIVA 只需把、rul 文件放在相应目录下直接在线跑 Dracula：非在线LVS：也有DIVA,DRACULA等。
本次使用calibre进行lvs。
具体流程如下：
1、版图生成GDS文件。
在icfb窗口的“file”中选“export”的“stream”
2、生成netlist。
在ADS中的“tool”里export网表
3、用LVS文件，修改其中对应的layyout和netlist文件名称。
把以上三个文件放在同一目录下。
EDA中在该目录下跑CALIBRE命令：
calibre（空格）－lvs（空格）做lvs的文件名在生成的lvs、rep中找错误。
注意：layout中，gnd和vdd作为pin。
Pin 只用、txt对应的metal标识。
在跑好LVS后，要在版图上对应的地方找到可能的错误，需要以下步骤：在icfb窗口：
load“～/calivre、skl”Calibr e－Setup－Socket…在lvs 路径 caliber －rve svdb&在
【svdb】
窗口 setup－layout viewer 七、ELLA的心得
1、关于电路的问题画模拟版图首先要注意的是线宽问题。
每条支路上的电流是多少要问清电路设计者。
对于比较大电流的支路，线宽一定要满足电流，但也不能太宽，否则寄生电容肯定会大。
可以采用几条金属线上下重叠并联的方式，这样的话宽度小了电流又能满足。
画版图的时候也不能一味埋头苦画，远抱着质疑的态度。
比如判断设计者给出的电流是否正确可信，给出的结构和器件尺寸是否合理等。
这就需要对电路知识有很好的了解，懂电路来画版图才有意思。
2、关于ESD的问题一般的工艺模型里可能会提供ESD模型。
但是本次流片并没有。
ESD需要自己画。
参考文件中给出ESD 的设计规则，有些是DRC做不出来的，需要自己注意。
ESD需要在输入输出口，电源和地之间，不同的电源之间等都做，而且结构不同。
对于栅直接接到PAD的电路，需要特别注意。
在栅往外接的时候接一个200欧姆的电阻，这样电流进来的时候不容易将栅极击穿。
在该PAD两边最好放GND和VDD的pad，这样电流容易往两边走。
3、关于滤波电容问题在电路的空隙地方填入滤波电容。
具体接法是：NMOS管的源漏接地，栅接电源；PMOS管的源漏接电源，
栅接地。
本次电路中滤波电容采用mm模型，管子做成10um10um，四周围相应的GUARDRING。
4、关于天线效应第一层金属在接栅时候如果面积很大就会收集离子使得电位升高而击穿栅氧层。
此时应该将第一层金属断开，往上连接，最好连到最高层。
如果需要走第一层就再连回来。
5、关于电源线和地线问题电源线和地线一般在60um左右。
但是线宽超出20um工艺上有问题因此需要打孔。
本次电路的处理方式是没有打孔，将线接成三根20um的从pad引出来，布线时，按照Vdd gnd vdd gnd vdd gnd 这样间隔的布线。
整个版图的电源和地线呈网格状，这样压降小，稳定。
6、学会看参考文件总的文件是guideline 里面有一些规定。
不像DRC那样必须遵守。
这次没有仔细看。
关于DRC,LVS,LPE等的相关文件在给出的文件里都有。
DESIGN RULE 等文件需要在画之前先有了解。
在画之前应该把这些信息过目一遍，心中有数。
至少知道什么信息在什么地方。
7、本次流片所画版图：画版图需要极大的耐心和细心。
最主要的是心态保持平和轻松，切忌烦躁。
即使时间紧迫，也不能抱着得过且过的心态，一定要尽量做到最优。
（水瓶座的完美主义这里发挥了作用）虽然之前大家都说一个这样的chip一个月是非常紧张的，最后还是按时完成。
只要相信自己能做到，就一定真的能做到。
除此之外，还需要很强的韧性。
如果看到DRC出来
几万个错误也不能崩溃。
其实可能都是一个问题造成的，逐一改过来就可以啦！！。