推荐-基于FPGA的计数器的程序设设计 精品
基于FPGA的计数器的程序的设计方案
基于FPGA的计数器的程序设计方案1.1 FPGA简介FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。
在这十几年的过程中,可编程器件有了惊人的发展:从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。
FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。
由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。
1.2 硬件描述语言VHDL特点功能强大、设计灵活。
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。
VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
支持广泛、易于修改。
由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。
基于fpga的计数器设计代码
基于fpga的计数器设计代码基于FPGA的计数器设计代码介绍：来自电子系统设计实验课程的一个项目，要求编写一段基于FPGA 的计数器设计代码，但是考虑到本实验课程源自一门免费的开源课程，因此无法提供实际的设备来验证此设计代码，但是可以通过模拟环境进行测试以确保实现正确设计功能，本文将介绍如何利用FPGA对计数器进行设计。
实现方法：1.首先需要确定将用哪种FPGA芯片来实现计数器功能，例如Xilinx Spartan-6的FPGA。
2.然后确定使用哪种电路来实现计数器功能，可以使用逻辑器件来实现，例如可以使用多路触发器、多变量单位、或是查找表等电路。
3.接下来就是根据前面两步的确定，开始编写实现计数器设计的代码，例如VHDL语言或Verilog语言。
4.最后进行代码仿真，使用设计的代码来仿真计数器的功能，以确保代码完全正确。
示例代码：下面是一段可以实现计数器设计的代码，采用的是VHDL语言：--计数器设计代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY COUNTER ISPORT (reset : IN STD_LOGIC;clk : IN STD_LOGIC;count : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));END COUNTER;ARCHITECTURE RTL OF COUNTER ISBEGINPROCESS(clk, reset)BEGINIF (reset='1') THENcount <= '00000000'; --初始值为0ELSIF (clk='1' and clk'EVENT) THENcount <= count + 1; --正常的计数END IF;END PROCESS;END RTL;以上代码可以实现一个八位的计数器，当reset为高电平时，计数器初始值为0，每次当clk上升沿时，计数器递增1，当计数器到达最大值255时，再次上升时从0开始重复计数。
FPGA实验一：基于原理图的十进制计数器设计
实验一：基于原理图的十进制计数器设计一、实验目的：1.熟悉和掌握ISE Foudation软件的使用；2.掌握基于原理图进行FPGA设计开发的全流程；3.理解和掌握“自底向上”的层次化设计方法；4.温习数字电路设计的基础知识。
二、实验原理：本次实验采用的是七段数码管显示译码器和CD4CE同步十进制计数器组合的电路，实验原理图如下：本次实验采用七段数码管的字符显示真值表如下：CD4CE是同步十进制计数器，输入端有异步清零控制端CLR，工作控制使能端CE和时钟输入端C，输出端有BCD码计数值输出端Q3~Q0，进位输出端TC和输出状态标志CEO，其真值表如下图：三、实验过程：1.创建一个新的工程，并为工程新建一个原理图文件，根据实验要求绘制数码管A段LED驱动逻辑电路，并生成原理图模块符号，然后新建一个Test Bench WaveForm文件，进行仿真，查看实验是否符合真值表的内容：数码管A段LED驱动逻辑电路图2.根据步骤1绘制B、C、D、E、F、G段驱动逻辑电路，并生成相应的原理图模块符号，进行仿真，然后再根据实验要求将7个模块进行组合成七段显示译码器原理图：3.调用CD4CE计数器符号和上图中的seg7模块绘制十进制计数器原理图，然后进行仿真验证：4.执行综合，记录其中关于时钟频率、资源消耗等数据：5.根据实验指导书经行锁引脚操作，编辑引脚约束文件：6.生成下载配置文件,下载到开发板进行经行验证。
四、实验思考题：1.分析并说明本次实验所完成的工程文件结构关系。
答：本次实验采用的是自底向上的设计流程，即是先从最底层开始，逐步向上设计，所以本次实验所完成的工程文件的结构关系是一种底层与顶层结构关系。
2.如何分析仿真软件运行出的结果？答：观察实验仿真的结果，与实验要求的真值表进行对比，若符合则表示设计方案正确，否则则表示方案设计错误，需要修改设计方案。
3.在仿真激励信号的设计上组合电路和时序电路分别关注的重点是什么？为什么？答：组合电路关注当前的输入信号，而时序电路不仅要关注当前的输入信号，还需要关注上一时刻的输出的状态。
基于FPGA的定时器计数器的设计与实现
基于FPGA的定时器/计数器的设计与实现摘要本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。
本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。
本设计中采用了三总线的设计方案，使设计更加简洁与规范。
本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。
关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器FPGA-based timer / counter design and implementationThis topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features.Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter河北大学2011届本科生毕业论文（设计）目录引言 (1)1 计数器设计方式选择与论证 (4)1.1 计数器实现方案论证 (4)1.2 设计方式选择认证 (4)1.2.1 自下而上的设计方法 (4)1.2.2 自上而下的设计方法 (4)1.2.3 混合的设计方法 (5)2 计数器整体设计方案 (6)3 计数器/定时器各种工作方式的设计 (8)3.1 计数模块 (8)3.1.1 位加计数器模块 (8)3.1.2 位减计数器 (9)3.2 顶层模块设计 (11)4 总结 (19)谢辞........................................ 错误!未定义书签。
基于FPGA的定时器计数器的设计与实现
基于FPGA的定时器/计数器的设计与实现摘要本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。
本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。
本设计中采用了三总线的设计方案，使设计更加简洁与规范。
本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。
关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器FPGA-based timer / counter design and implementationThis topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features.Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter河北大学2011届本科生毕业论文（设计）目录引言 (1)1 计数器设计方式选择与论证 (4)1.1 计数器实现方案论证 (4)1.2 设计方式选择认证 (4)1.2.1 自下而上的设计方法 (4)1.2.2 自上而下的设计方法 (4)1.2.3 混合的设计方法 (5)2 计数器整体设计方案 (6)3 计数器/定时器各种工作方式的设计 (8)3.1 计数模块 (8)3.1.1 位加计数器模块 (8)3.1.2 位减计数器 (9)3.2 顶层模块设计 (11)4 总结 (19)谢辞........................................ 错误!未定义书签。
基于FPGA的计算器设计
基于FPGA的计算器设计基于FPGA（可编程逻辑门阵列）的计算器设计是一种使用FPGA开发板和硬件描述语言来实现的计算器。
它可以进行基本的数学运算，如加法、减法、乘法和除法等。
FPGA计算器不仅具有快速的运算速度和高度的可靠性，还具有较小的体积和低功耗。
FPGA计算器通常由输入、控制单元、运算单元和输出组成。
输入可以通过按钮、键盘或其他输入设备来实现。
控制单元负责解析输入并发出相应的控制信号。
运算单元是FPGA计算器的核心组件，它负责接收控制信号，并执行相应的运算操作。
输出单元将运算结果显示在计算器的屏幕上。
使用硬件描述语言（HDL）来实现FPGA计算器的设计可以提供高度的灵活性和可扩展性。
HDL允许开发人员通过编程方式定义逻辑门和电路功能，而不是通过物理硬件组件来实现。
这意味着开发人员可以根据需要添加新的运算功能，并且可以很容易地在FPGA计算器上进行修改和更新。
FPGA计算器可以通过对数据进行二进制表示来实现各种数学运算。
例如，加法可以通过将两个二进制数相加来实现。
具体实现可以使用查找表（Look-up Table）或全加器等组合逻辑电路来完成。
除法则比较复杂，通常需要使用除法算法来实现。
除了基本的数学运算，FPGA计算器还可以实现其他功能，如逻辑运算、位操作和存储器操作等。
逻辑运算可以用于实现条件语句和循环语句等流程控制功能。
位操作可以用于提取和修改数据的特定位。
存储器操作可以用于存储和读取数据。
基于FPGA的计算器设计有许多优点。
首先，FPGA计算器具有非常快的运算速度，比软件计算器更加高效。
其次，FPGA计算器具有较小的体积和低功耗，适合嵌入式系统或低功耗应用场景。
此外，由于FPGA计算器的硬件实现，它也具有较高的稳定性和可靠性。
然而，基于FPGA的计算器设计也存在一些挑战。
首先，硬件描述语言的学习成本较高，需要开发人员具备一定的硬件设计知识。
其次，FPGA 计算器的开发过程相对复杂，需要编写和调试大量的HDL代码。
基于FPGA的十进制计数器
w hen"0110"=>q<= "0111";c <='0';
w hen"0111 "=>q<="1000 ";c <='0';
w hen"1000"=>q<="1001 ";c <='1';
when others=>q<="0000"; c<='0';
end case;
end if;
else q<=q;
d: in std_logic_vector(3 downt_vector(3 downto 0);
c:buffer std_logic );
end count10;
architecture rtl of count10 is
begin
process(ep,et,clk,nld,nrd,d)
4. 实验步骤或程序（经调试后正确的源程序）
见附件 A
5．程序运行结果
十进制计数器
6．出现的问题及解决方法
无
实验步骤或程序：
十进制计数器程序：
library ieee;
use ieee.std_logic_1164.all;
entity count10 is
port(ep,et,clk,nld,nrd: in std_logic;
end if;
c<=c;
end if;
else q<=q;
c<=c;
end if;
end process;
基于FPGA的计数器设计
EDA课程设计工程名称基于FPGA地计数器地设计专业班级通信102班学生姓名青瓜指导教师2013年 5 月28 日摘要本课程设计要完成一个1 位十进制计数器地设计.计数器是大规模集成电路中运用最广泛地结构之一.在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂地功能, 可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减计数器地设计, 运用Ver ilog H DL 语言设计出了一种同步地可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定地预置位开始计数, 并给出详细地VerilogHDL 源代码.最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定地功能.关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function.Key words: Decimal counter。
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郑州轻工业学院电子技术课程设计题目 _基于FPGA的计数器设计____________________________学生姓名 _ XXX_________________专业班级 _电子信息工程10-01班____学号 _5401001030XXX__________院（系）电气信息工程学院___ ____指导教师 _杜海明耿鑫____________ 完成时间20XX年06月22日_______郑州轻工业学院课程设计任务书题目基于FPGA的计数器的程序设设计_______________ 专业、班级电子信息工程学号姓名 _____主要内容、基本要求、主要参考资料等：主要内容：要求学生使用硬件描述语言（Verilog 或者VHDL）设计基于FPGA的计数器的源程序。
实现如下功能：显示1个0-9999的四位计数器；四位七段数码管的译码与显示。
理解数码管的译码原理，同时需要做一个分频器，理解时钟分频的原理及意义。
基本要求：1、学会quartusII的使用，掌握FPGA 的程序设计方法。
2、掌握硬件描述语言语法。
3、程序设计完成后要求在quartusII中实现功能仿真。
主要参考资料：1、. [M]..20XX,42、陈怀琛.MATLAB及在电子信息课程中的应用[M].北京：电子工业出版社.20XX,1完成期限：20XX.6.21—20XX.6.25指导教师签名： ________________课程负责人签名： ___________________20XX年6月18日目录基于FPGA的计数器的程序设设计摘要本文介绍了一种基于FPGA的，由顶层到底层设计的数字频率计。
本文主要包括该频率计的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。
本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路。
计数器设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字频率计性能优异，软件设计语言灵活，硬件简单，速度快。
关键词FPGA 计数器 VHDL1 绪论1.1 FPGA简介FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。
在这十几年的过程中,可编程器件有了惊人的发展:从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。
FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。
由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。
1.2 硬件描述语言VHDL特点功能强大、设计灵活。
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。
VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
支持广泛、易于修改。
由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。
在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。
强大的系统硬件描述能力。
VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。
而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。
另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。
VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。
独立于器件的设计、与工艺无关。
设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。
当设计描述完成后，可以用多种不同的器件结构来实现其功能。
很强的移植能力。
VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。
1.3 软件开发工具Quartus II 简介Altera的Quartus II 设计软件提供了完整的多平台设计环境，它可以轻易满足各种特定设计的需要，也是单芯片可编程系统 (SOPC) 设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。
Quartus II设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。
Quartus II 包括模块化的编译器。
编译器包括的功能模块有分析/综合器（Analysis＆Synthesis）、适配器（Fitter）、装配器(Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)等。
可以通过选择 Start pilation （Processing 菜单）来运行所有的编译器模块。
若要单独运行各个模块，可以通过选择Start（Processing 菜单），然后从Start 子菜单中为模块选择相应的指令。
此外，还可以通过选择 piler Tool （Tools 菜单）并在 piler Tool窗口中运行该模块来启动编译器模块。
在 piler Tool 窗口中，可以打开该模块的设置文件或报告文件，还可以打开其它相关窗口。
Quartus II支持层次化的设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块进行调试，从而解决原理图与HDL混合输入设计的问题。
在设计输入之后，Quartus II的编译器将给出设计输入的错误报告。
可以使用Quartus II带有的RTL Viewer观察综合后的RTL图。
Quartus II自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编译文件汇编（装配）、时序参数提取以及编程下载几个步骤。
2 整体设计方案设计基于FPGA的计数器，要求显示1个0-9999的四位计数器，可以由4个模为10的十进制计数器级联而成，所以可以显示的频率范围是1-9999HZ。
因此，频率计的功能分割成四个模块：分频计，计数器，输出锁存器和译码显示电路。
各个模块均用VHDL语言描述并用quartus2进行仿真。
本设计采用数控分频计，可以对信号实现不同分频比，输出信号作为计数器输入。
锁存器由一个外部脉冲控制可以控制显示部分显示周期。
当系统正常工作时，输入信号标提供频率，经过分频器分频，产生计数信号送入计数器模块，计数模块对输入的脉冲个数进行计数数结束后，将计数结果送入锁存器中，保证系统可以稳定显示数据，计数结果能够显示在七段数码显示管上。
图1 设计方案3 各个模块的设计和功能的具体分析3.1 分频器设计3.1.1 设计原理分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。
在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。
正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
数控分频器的功能是在输入端给定不同数据时，将对输入的时钟信号有不同的分频比，对于一个N分频器，分频出的时钟周期是原时钟周期的N倍，频率变为原来的1/N。
对于一个8位计数器，如果输入数DD，然后启动计数器工作，则经过D倍的时钟周期计数器溢出时，输出full变为高电平，再以full为敏感信号，对fout进行取反操作，如此N=2D。
计数一次后，再重新计数，反复进行直至输入被赋予新值。
对于数控分频数器，装载不同的计数初始值时，会有不同频率的溢出信号，从而得到不同的输出。
数控分频器是利用计数值可并行预置的加法计数器设计完成的。
3.1.2 源程序及其仿真波形LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;DD : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE T8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF T8 = "11111111" THENT8 := DD; --当T8计数计满时，输入数据D被同步预置给计数器T8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE T8 := T8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE T2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENT2 := NOT T2; --如果溢出标志信号FULL为高电平，D触发器输出取反IF T2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ;END;图2 分频器仿真波形3.1.3 RTL电路图图3 分频器RTL电路图3.2 计数器设计3.2.1 计数器及其应用计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。