基于FPGA的计数器的程序的设计方案
基于FPGA的定时器计数器的设计与实现
基于FPGA的定时器/计数器的设计与实现摘要本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。
本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。
本设计中采用了三总线的设计方案，使设计更加简洁与规范。
本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。
关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器FPGA-based timer / counter design and implementationThis topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features.Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter河北大学2011届本科生毕业论文（设计）目录引言 (1)1 计数器设计方式选择与论证 (4)1.1 计数器实现方案论证 (4)1.2 设计方式选择认证 (4)1.2.1 自下而上的设计方法 (4)1.2.2 自上而下的设计方法 (4)1.2.3 混合的设计方法 (5)2 计数器整体设计方案 (6)3 计数器/定时器各种工作方式的设计 (8)3.1 计数模块 (8)3.1.1 位加计数器模块 (8)3.1.2 位减计数器 (9)3.2 顶层模块设计 (11)4 总结 (19)谢辞........................................ 错误!未定义书签。
基于FPGA的计算器设计
基于FPGA的计算器设计基于FPGA（可编程逻辑门阵列）的计算器设计是一种使用FPGA开发板和硬件描述语言来实现的计算器。
它可以进行基本的数学运算，如加法、减法、乘法和除法等。
FPGA计算器不仅具有快速的运算速度和高度的可靠性，还具有较小的体积和低功耗。
FPGA计算器通常由输入、控制单元、运算单元和输出组成。
输入可以通过按钮、键盘或其他输入设备来实现。
控制单元负责解析输入并发出相应的控制信号。
运算单元是FPGA计算器的核心组件，它负责接收控制信号，并执行相应的运算操作。
输出单元将运算结果显示在计算器的屏幕上。
使用硬件描述语言（HDL）来实现FPGA计算器的设计可以提供高度的灵活性和可扩展性。
HDL允许开发人员通过编程方式定义逻辑门和电路功能，而不是通过物理硬件组件来实现。
这意味着开发人员可以根据需要添加新的运算功能，并且可以很容易地在FPGA计算器上进行修改和更新。
FPGA计算器可以通过对数据进行二进制表示来实现各种数学运算。
例如，加法可以通过将两个二进制数相加来实现。
具体实现可以使用查找表（Look-up Table）或全加器等组合逻辑电路来完成。
除法则比较复杂，通常需要使用除法算法来实现。
除了基本的数学运算，FPGA计算器还可以实现其他功能，如逻辑运算、位操作和存储器操作等。
逻辑运算可以用于实现条件语句和循环语句等流程控制功能。
位操作可以用于提取和修改数据的特定位。
存储器操作可以用于存储和读取数据。
基于FPGA的计算器设计有许多优点。
首先，FPGA计算器具有非常快的运算速度，比软件计算器更加高效。
其次，FPGA计算器具有较小的体积和低功耗，适合嵌入式系统或低功耗应用场景。
此外，由于FPGA计算器的硬件实现，它也具有较高的稳定性和可靠性。
然而，基于FPGA的计算器设计也存在一些挑战。
首先，硬件描述语言的学习成本较高，需要开发人员具备一定的硬件设计知识。
其次，FPGA 计算器的开发过程相对复杂，需要编写和调试大量的HDL代码。
基于FPGA的计数器设计
EDA课程设计工程名称基于FPGA地计数器地设计专业班级通信102班学生姓名青瓜指导教师2013年 5 月28 日摘要本课程设计要完成一个1 位十进制计数器地设计.计数器是大规模集成电路中运用最广泛地结构之一.在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂地功能, 可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减计数器地设计, 运用Ver ilog H DL 语言设计出了一种同步地可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定地预置位开始计数, 并给出详细地VerilogHDL 源代码.最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定地功能.关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function.Key words: Decimal counter。
基于FPGA的计数器的设计
3）为225计数分频电路建立元件符号。
方法：先设置要建立原件符号的文件为顶层文件（project——set as top）,然后生成符号文件（File——create< update——create symbol file for current file），然后在当前工程下元件库中就有所产生的元器件了
实验操作要点及总结（记录实验过程中的重点、难点及遇到的问题、实验结果）：
实验成绩
指导老师签字
2、用多个D触发器级联构成多位的二进制计数器，将板载的50MHz时钟225分频，产生周期约1秒的分频时钟，编程下载，用LED灯观察输出的分频信号。
四、实验过程及结果记录
1、D触发器构成的一位二进制计数器
1）原理图
2）记录实验过程和仿真波形
2、D触发器级联构成的225计数电路
1）完成原理图输入编译；
实验报告九
基于FPGA的计数器的设计
一、实验目的
1、学习QuartusII软件的使用；
2、掌握计数器的工作原理和设计方法；
3、掌握用原理图输入设计计数器的全过程。
二、实验设备与器件
Altera公司的CycloneIII系列器件及相应的FPGA开发板，QuartusII软件等。
三、实验内容
1、以D触发器构成的一位二进制计数器（二分频器）为例，熟悉QuartusII软件设计过程；
fpga多通道脉冲计数器的设计与实现
fpga多通道脉冲计数器的设计与实现在数字电路设计领域中，FPGA（现场可编程门阵列）被广泛应用于各种应用，其中包括多通道脉冲计数器。
本文将从FPGA多通道脉冲计数器的设计与实现展开讨论，深入探讨其原理、技术和应用。
1. 引言FPGA多通道脉冲计数器是一种基于FPGA技术的高性能计数器，可同时对多个输入通道的脉冲信号进行计数和分析。
其设计与实现涉及到数字电路设计、时序控制、信号处理等多个方面，具有很高的工程价值和学术研究意义。
2. FPGA技术概述FPGA是一种可编程逻辑器件，具有灵活可编程、并行处理能力强、资源丰富等特点，广泛用于数字信号处理、通信、图像处理等领域。
在多通道脉冲计数器设计中，FPGA的并行计算和资源复用能力将发挥重要作用。
3. 多通道脉冲计数器原理多通道脉冲计数器是指能够同时对多个输入通道的脉冲信号进行计数和统计的计数器。
其原理是通过FPGA多通道输入模块对输入信号进行采样和处理，然后将处理后的数据传输至计数模块进行计数和存储，最终实现对多通道脉冲信号的精确计数和分析。
4. 设计与实现在实际设计中，多通道脉冲计数器的FPGA实现需要考虑到输入通道数、时钟频率、计数精度、数据存储等多个方面的问题。
通过适当的电路设计和FPGA编程，可以实现高性能、高稳定性的多通道脉冲计数器。
5. 应用与展望多通道脉冲计数器在核物理实验、粒子物理研究、医学影像等领域有着广泛的应用前景，其FPGA实现技术将成为未来研究的热点之一。
6. 总结与展望通过本文的讨论，我们全面了解了FPGA多通道脉冲计数器的设计与实现，明确了其原理、技术特点和应用前景。
随着FPGA技术的不断发展和应用，多通道脉冲计数器将在更多领域展现出其重要作用。
个人观点：FPGA多通道脉冲计数器的设计与实现是一个充满挑战和机遇的领域，需要对数字电路、信号处理、FPGA编程等多个方面有深入的理解和应用。
随着科学技术的发展，多通道脉冲计数器将在更多领域得到应用，为相关领域的研究和应用带来新的机遇和突破。
基于FPGA的计算器设计
基于FPGA的计算器设计引言：随着数字电子技术的不断发展，计算器已经成为人们生活中不可或缺的工具之一、计算器设计是数字电子技术的经典应用之一，也是许多电子工程、计算机科学等专业学科的必修课程。
随着FPGA（Field Programmable Gate Array）技术的快速发展，基于FPGA的计算器设计在教育和工程领域得到了广泛应用。
本文将介绍基于FPGA的计算器的设计思路、硬件架构和关键模块的设计。
一、设计思路：二、硬件架构：1.输入模块：负责接收用户输入的数字和操作符，并将其转化为计算器能够处理的格式。
2.运算模块：负责对输入的数字和操作符进行运算，并生成计算结果。
3.显示模块：负责将计算结果显示在计算器的显示屏上。
4.控制模块：负责控制计算器的各个模块之间的数据流和操作。
三、关键模块的设计：1.输入模块设计：输入模块主要包括键盘和输入转换电路。
键盘用于接收用户输入，输入转换电路负责将键盘输入转化为计算器可以处理的格式（比如将键盘输入的字符转化为二进制数）。
2.运算模块设计：运算模块设计的关键是将不同的操作符映射到不同的算法和电路实现。
比如，加法操作可以通过加法器电路实现，减法操作可以通过加法器和取反器电路实现。
3.显示模块设计：显示模块主要包括显示屏和显示驱动电路。
显示驱动电路负责将计算结果转化为显示屏可以显示的格式（比如将二进制数转化为十进制数）。
4.控制模块设计：控制模块负责协调各个模块的数据流和操作流程。
控制模块可以通过有限状态机（FSM）的方式来实现，根据用户输入的操作符和状态转移条件来决定下一步的操作。
四、实验结果和分析：通过基于FPGA的计算器设计，我们可以实现一个功能强大、灵活易用的计算器。
在实验中，我们可以通过按键输入数字和操作符，计算器会将输入转化为正确的结果并在显示屏上显示出来。
1.灵活性：FPGA芯片的可编程逻辑单元可以根据需求进行更改和扩展，使得计算器可以具有更多的功能和特性。
fpga多通道脉冲计数器的设计与实现
标题：FPGA多通道脉冲计数器的设计与实现一、引言在现代科学研究和工程应用中，脉冲计数器作为一种重要的计数设备，被广泛应用于实验室测量、核物理学、天文学、粒子物理学以及通信系统等领域。
随着科学技术的进步，对脉冲计数器的性能和功能要求也越来越高。
本文将主要讨论FPGA多通道脉冲计数器的设计与实现，探讨其原理、架构以及实际应用。
二、多通道脉冲计数器概述多通道脉冲计数器是指同时能够计数多个输入通道脉冲信号的计数器。
它通常由多个计数通道、数字信号处理单元和控制单元组成。
在实际应用中，多通道脉冲计数器可以用于不同的测量场景，例如时间分辨测量、事件计数、频率测量等。
三、FPGA在脉冲计数器中的应用FPGA作为一种可编程逻辑器件，具有高速、低功耗、灵活性强等特点，被广泛应用于脉冲计数器的设计与实现中。
通过灵活的编程和并行计算能力，FPGA可以实现多通道脉冲计数器的同时处理多路信号，大大提高了计数器的计数速度和计数精度。
四、多通道脉冲计数器的设计要点1. 采样与计数：多通道脉冲计数器需要同时对多个信号进行采样，并将采样结果进行计数。
在设计时需要充分考虑采样频率、计数器精度以及信号同步等问题。
2. 数据处理与存储：多通道脉冲计数器还需要对采样后的数据进行数字信号处理，并将处理后的数据进行存储或后续分析。
在设计中需要考虑数据处理算法和存储器的容量。
3. 接口与通信：多通道脉冲计数器通常需要与外部设备进行数据交互，因此在设计中需要考虑接口标准和通信协议，以实现与外部设备的可靠通信。
五、FPGA多通道脉冲计数器的实现在实际设计中，为了实现多通道脉冲计数器，可以采用FPGA作为核心处理器，通过硬件描述语言（HDL）对其进行编程。
在编程过程中，需要考虑时序控制、数据处理、中断处理等多个方面，以保证多通道脉冲计数器的可靠性和稳定性。
六、实际应用案例以核物理实验中的脉冲计数器设计为例，我们可以看到FPGA多通道脉冲计数器在实际科学研究中的应用。
基于FPGA的计数器设计
EDA课程设计工程名称基于FPGA地计数器地设计专业班级通信102班学生姓名青瓜指导教师2013年 5 月28 日摘要本课程设计要完成一个1 位十进制计数器地设计.计数器是大规模集成电路中运用最广泛地结构之一.在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂地功能, 可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减计数器地设计, 运用Ver ilog H DL 语言设计出了一种同步地可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定地预置位开始计数, 并给出详细地VerilogHDL 源代码.最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定地功能.关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function.Key words: Decimal counter。
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基于FPGA的计数器的程序设计方案1.1 FPGA简介FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。
在这十几年的过程中,可编程器件有了惊人的发展:从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。
FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。
由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。
1.2 硬件描述语言VHDL特点功能强大、设计灵活。
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。
VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
支持广泛、易于修改。
由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。
在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。
强大的系统硬件描述能力。
VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。
而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。
另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。
VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。
独立于器件的设计、与工艺无关。
设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。
当设计描述完成后，可以用多种不同的器件结构来实现其功能。
很强的移植能力。
VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。
1.3 软件开发工具Quartus II 简介Altera的Quartus II 设计软件提供了完整的多平台设计环境，它可以轻易满足各种特定设计的需要，也是单芯片可编程系统 (SOPC) 设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。
Quartus II设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。
Quartus II 包括模块化的编译器。
编译器包括的功能模块有分析/综合器（Analysis＆Synthesis）、适配器（Fitter）、装配器(Assembler)、时序分析器(Timing Analyzer)、设计辅助模块(Design Assistant)等。
可以通过选择 Start Compilation （Processing 菜单）来运行所有的编译器模块。
若要单独运行各个模块，可以通过选择 Start（Processing 菜单），然后从 Start 子菜单中为模块选择相应的指令。
此外，还可以通过选择 Compiler Tool （Tools 菜单）并在Compiler Tool窗口中运行该模块来启动编译器模块。
在 Compiler Tool 窗口中，可以打开该模块的设置文件或报告文件，还可以打开其它相关窗口。
Quartus II支持层次化的设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块进行调试，从而解决原理图与HDL混合输入设计的问题。
在设计输入之后，Quartus II的编译器将给出设计输入的错误报告。
可以使用QuartusII带有的RTL Viewer观察综合后的RTL图。
Quartus II自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编译文件汇编（装配）、时序参数提取以及编程下载几个步骤。
2 整体设计方案设计基于FPGA的计数器，要求显示1个0-9999的四位计数器，可以由4个模为10的十进制计数器级联而成，所以可以显示的频率范围是1-9999HZ。
因此，频率计的功能分割成四个模块：分频计，计数器，输出锁存器和译码显示电路。
各个模块均用VHDL语言描述并用quartus2进行仿真。
本设计采用数控分频计，可以对信号实现不同分频比，输出信号作为计数器输入。
锁存器由一个外部脉冲控制可以控制显示部分显示周期。
当系统正常工作时，输入信号标提供频率，经过分频器分频，产生计数信号送入计数器模块，计数模块对输入的脉冲个数进行计数数结束后，将计数结果送入锁存器中，保证系统可以稳定显示数据，计数结果能够显示在七段数码显示管上。
图1 设计方案3 各个模块的设计和功能的具体分析3.1 分频器设计3.1.1 设计原理分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。
在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。
正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
数控分频器的功能是在输入端给定不同数据时，将对输入的时钟信号有不同的分频比，对于一个N分频器，分频出的时钟周期是原时钟周期的N倍，频率变为原来的1/N。
对于一个8位计数器，如果输入数DD，然后启动计数器工作，则经过D倍的时钟周期计数器溢出时，输出full变为高电平，再以full为敏感信号，对fout进行取反操作，如此N=2D。
计数一次后，再重新计数，反复进行直至输入被赋予新值。
对于数控分频数器，装载不同的计数初始值时，会有不同频率的溢出信号，从而得到不同的输出。
数控分频器是利用计数值可并行预置的加法计数器设计完成的。
3.1.2 源程序及其仿真波形LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;DD : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := DD; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THENCNT2 := NOT CNT2; --如果溢出标志信号FULL为高电平，D触发器输出取反IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ;END;图2 分频器仿真波形3.1.3 RTL电路图图3 分频器RTL电路图3.2 计数器设计3.2.1 计数器及其应用计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。
它主要的指标在于计数器的位数，常见的有3位和4位的。
很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。
在数字电子技术中应用的最多的时序逻辑电路。
计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。
但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。
3.2.2 计数器源程序及其仿真（1）十进制计数器加数的合法设计范围为0到9，故当输入的加数大于9的时候要将其统一变换成0。
本实验采用一个带有异步复位和同步时钟使能的十进制加法计数器，这种计数器有许多实际的用处。
如果rst为“1”，将对时钟清零；如果为1，且有clk信号，则允许计数器就数，若计数器小于9，计数器加1，否则清零。
第二个if语句功能是当计数器cqi的只达到9时产生进位溢出信号。