chp5触发器

(电子技术教学课件)ch5门电路及触发器

2、阈值电压VTH ui<VTH时，认为ui是低电平。 ui>VTH时，认为ui是高电平。 VTH=1.4V
（2-18）
二、输入、输出负载特性 1、前后级之间电流的联系 &？&
（2-19）
前级输出为高电平时
R2 T3
R5
前级
+5V
+5V
R4
R1
反偏
T4
T1
流出前级电流IOH （拉电流）
后级
（2-20）
R2 C S2
CP
Q F主 Q
R1 C S1
K CP J
（2-60）
JK触发器的功能
J=K=0时：
被封锁
Q Q 保持原态
Q F从 Q
R2 C S2
CP
F主
R1 C S1
=0 K CP J =0
（2-61）
JK触发器的功能
J=K=1时：
相当于T触发器T=1
QQ
Q F从 Q
R2 C S2
CP
F主
2、在控制端加入负脉冲，可以使触发器状态变化。SD端加入负脉冲，使Q=1，SD 称为“置位”或“置一”端。RD端加入负脉冲，使Q=0，RD称为“复位”或 “清0”端。
（2-52）
三、触发器按逻辑功能的分类
1 RS触发器
Q
Q
&
&
c
d
直接置0 或置1
RD
& a
SD
& b
时钟信号
R
CP
S
（2-53）
含义
输入为低电平时流入输入端的电流 < 1 .6 m A 。输入为高电平时流入输入端的电流 <40μ A。

DS-19A08-BNG DS-19A08-BN网络报警小主机用户手册 V1.1

第 2 章安装接线.........................................................................................................................10
2.1 主板接口描述 .......................................................................................................................... 10 2.2 设备接线 .................................................................................................................................. 11
网络报警小主机.用户手册
目录
第 1 章网络报警小主机简介........................................................................................................9
1.1 功能简介 .................................................................................................................................... 9 1.2 功能特性 .................................................................................................................................... 9

ch.5 触发器

1 1.
触发器保持 “1”态不 ” Q Q变
.
0 1
0 0
& G1 SD1
& G2
RD1
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(4) SD=0，RD = 0
“1”态 ” 当信号S 当信号 D= RD = 0 Q 1 同时变为1时同时变为时，由 1. 于与非门的翻转时间不可能完全 & G1 相同，相同，触发器状 1 1 0 态可能是“ ” 态可能是“1”态， 1 1 也可能是“ ” 也可能是“0”态， SD 0 不能根据输入信号确定。号确定。 Q
.
1
1 0 若先翻转
& G2 1 1 RD 0
先翻转，则触发器为“ ” 若G1先翻转，则触发器为“0”态
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基本 RS 触发器功能表 SD 1 0 1 0 RD 0 1 1 0 Q 0 1 不变功能置0 置1 保持
逻辑符号 Q Q
同时变 1后不确定后不确定
在箭头旁边用文字或符号表示实现转换所必备的条件
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例2：画出同步 RS 触发器的输出波形。设触发器的触发器的输出波形。初态为Q=0。初态为Q=0。
S 0 0 1 1
R 0 1 0 1
Qn+1 Qn 0 1 不定
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SD RD RD(Reset Direct)-直接置“0”端(复位低电平有效 Direct)-直接置“ 端) SD(Set Direct)-直接置“1”端(置位端) Direct)-直接置“ 置位端)

计算机组成原理chp5

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指令寄存器IR(Instruction Register)

2、CPU的基本组成

指令译码器ID(Instruction Decoder)

暂存在指令寄存器中的指令只有在其操作码部分经译码后才能识别出是一条什么样的指令。译码器经过对指令进行分析和解释，产生相应的控制信号提供给时序控制信号形成部件。由脉冲源产生一定频率的脉冲信号作为整个机器的时钟脉冲时序控制信号形成部件又称微操作信号发生器，真正控制各部件工作的微操作信号是由指令部件提供的操作信号、时序部件提供的时序信号、被控制功能部件所反馈的状态及条件综合形成的。

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5.2.3LAD指令的指令周期

取指周期执行周期
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5.2.3LAD指令的指令周期
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5.2.5 ADD指令的指令周期
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5.2.5ADD指令的指令周期
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第五章中央处理器
第五章中央处理器
5.1CPU功能和组成 5.2指令周期 5.3时序产生器 5.4微程序控制器及其设计 5.5硬布线控制器及其设计 5.6传统CPU 5.7流水CPU 5.8RISC的CPU 5.9多媒体CPU
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5.1 CPU的功能和组成
1、CPU的功能
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5.2 指令周期
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5.2.1 指令周期的基本概念

概念

指令周期：指取指令、分析指令到执行完该指令所需的全部时间。各种指令的指令周期相同吗？为什么？机器周期通常又称CPU周期，通常把一条指令周期划分为若干个机器周期，每个机器周期完成一个基本操作。主存的工作周期(存取周期)为基础来规定CPU周期，比如，可以用CPU读取一个指令字的最短时间来规定CPU周期不同的指令，可能包含不同数目的机器周期。一个机器周期包含若干个时钟周期（节拍脉冲或T脉冲）。 CPU周期规定，不同的计算机中规定不同

chp2-5

F A Bi Cni i i
Cni 1 Ai Bi AiCni BiCni
为了实现多种算术逻辑运算，可将Ai和Bi输入一个函数发
生器（进位传递函数和进位产生函数）得到输出Xi和Yi，作为一位全加器的输入（见下页图）。
4
2.5.2 多功能算术/逻辑运算单元ALU
2.5 定点运算器的组成
2.5.1 2.5.2 2.5.3 2.5.4 2.5.5 逻辑运算多功能算术/逻辑运算单元ALU 先行进位ALU 内部总线定点运算器的基本结构
1
2.5 定点运算器的组成
基本组成包括：
算术逻辑运算单元ALU：核心部件暂存器：用来存放参与计算的数据及运算结果，它
11
2.5.2 多功能算术/逻辑运算单元ALU
上述片内进位采用串行，具有延时长的缺点如何改进？思考：Cn＋i与X、Y有关，而每一位中X、Y的产生是不是同时的？
答：由于每一位中X、Y的产生是同时的，则可以由下面方法算出并行进位的Cn＋4 第0位向第1位的进位公式为 Cn＋1＝Y0＋X0Cn （1）其中Cn是向第0位（末位）的进位。第1位向第2位的进位公式为
22
成组先行进位部件CLA的逻辑图74182
23
2.5.3 先行进位ALU
例:设计16位先行进位ALU(图2.13)
内先行进位,片间先行进位.
24
32位ALU逻辑方框图
2个74L182 8个4位ALU74L181
25
64位组间先行进位ALU
G* P*
7 4 L 1 8 2 G3 P3 Cn＋z G2 P2 Cn＋y G1P1 Cn＋xG0 P0
16
74181ALU逻辑图（2）

chp5-3

指令格式：ATH
IN, OUT， LEN;
HTA
IN, OUT， LEN
LD I0.0 //使能输入端 ATH VB100, VB200, 4 //使能输入有 //效时，把VB100开始的4个ASCII码转 //换成从VB200开始的十六进制数
ASCII码到十六进制数转换指令举例
5.3.4 转换指令
转换指令是指对操作数的类型进行转换，包括数据的类型转换、码的类型转换以及数据和码之间的类型转换。

数据类型主要包括字节、整数、双整数、实数，不同性质的指令对操作数的类型要求不同，类型转换指令可将固定的一个数值用到不同类型要求的指令，而不必对数据进行针对类型的重新装载。
返回
5.3.4 转换指令
5.3.5 表功能指令
3. 表查找指令
表查找指令执行之前，应先对INDX的内容清0，当使能
输入有效时，从INDX开始搜索表TBL，寻找符合由PTN 和CMD所决定的条件的数据，如果没有发现符合条件的数据，则INDX的值等于EC。如果找到一个符合条件的数据，则将该数据的表中地址装入INDX中。表查找指令执行完成，找到一个符合条件的数据，如果想继续向下查找，必须先对INDX加1，以重新激活表查找指令。
数据最大填表数为 TL=5(<=100) 实际填表数EC=0003(<=100)
数据0 数据1 数据2 无效数据无效数据
5.3.5 表功能指令
1. 填表指令

ATT指令该指令在梯形图中有2个数据输入端：DATA为数值输入，指出将被存储的字型数据或其地址；TBL表格的首地址，用以指明被访问的表格。当使能输入有效时，将输入字型数据添加到指定的表格中。

锁存器寄存器触发器

锁存器、触发器和寄存器分析触发器：flipflop，锁存器：latch，寄存器：register锁存器在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。

由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。

锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。

触发器触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。

在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器．由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存器。

由于一个触发器能够存储一位二进制码，所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。

寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。

其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。

寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。

触发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。

所以触发器的Q输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会被更新。

有一些教科书里的触发器实际是锁存器。

在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。

钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。

两个D锁存器可以构成一个D触发器,归根到底还是dff是边沿触发的，而latch是电平触发的。

锁存器的输出对输入透明的，输入是什么，输出就是什么，这就是锁存器不稳定的原因，而触发器是由两个锁存器构成的一个主从触发器，输出对输入是不透明的，必须在时钟的上升/下降沿才会将输入体现到输出，所以能够消除输入的毛刺信号。

数字电子技术5章

波形图
反映锁存器输入信号取值和状态之间对应关系的图形称为波形图。
R'D S'D
Q
Q'
置1 保持置1 置0 置1 不允许置1
例：在 SR 锁存器电路中，已知 SD 和 RD 的电压波形如图所示，试画出 Q和 Q' 端对应的电压波形。
解：实质上这是一个用已知的 SD 和 RD 的状态确定 Q 和 Q ' 状态的问题。只要根据每个时间区里 SD 和 RD 的状态去查触发器的特性表，即可找出 Q 和 Q' 的相应状态，并画出它们的波形图。
CLK
波R
形S
图
Q
Q'
不置不置不置不置不不不变 1 变 0 变 1 变 0 变变变
例：已知电平触发SR触发器的输入信号波形如下图，试画出Q、Q'端的电压波形。设触发器的初态为Q=0。
解：由给定的输入波形可见在第一个CLK高电平期间先是S=1、 R=0，输出被置成Q=1，Q'=0。随后输入变成了S=R=0，因而输出状态保持不变。最后输入又变为 S=0、R=1，将输出置成Q=0， Q'=1，故CLK回到低电平以后触发器停留在Q=0，Q'=1的状态。
因为锁存器新的状态Q*（Qn+1，也叫做次态）不仅与输入状态有关，而且与锁存器原来的状态Q（Qn，也叫做初态）有关，所以把Q也作为一个变量列入了真值表，并将Q称作状态变量，把这种含有状态变量的真值表叫做锁存器的特性表（或功能表）。
特性表（功能表）
态初，态也：就锁是存锁器存接器收原输来入的信稳号定之状前态的。状
由于控制方式的不同(即信号的输入方式以及触发器状态随输入信号变化规律的不同)，触发器的逻辑功能在细节上又有所不同。因此根据触发器逻辑功能的不同分为 SR触发器、JK触发器、T触发器、D触发器等几种类型。