专科《硬件描述语言和数字系统设计》-试卷-答案
专科《硬件描述语言和数字系统设计》_试卷_答案
专科《硬件描述语⾔和数字系统设计》_试卷_答案专科《硬件描述语⾔和数字系统设计》⼀、（共36题,共150分）1. reg类型的数组通常⽤于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分）A.1024B.16C.16384D.1040.标准答案：B2. 下列关于同步有限状态机的描述错误的是（）（2分）A.状态变化只能发⽣在同⼀个时钟跳变沿；B.状态是否变化要根据输⼊信号，只要输⼊条件满⾜，就会⽴刻转⼊到下⼀个状态。
C.在时钟上升沿，根据输⼊信号的变化，确定电路状态D.利⽤同步状态机可以设计出极其复杂灵活的数字逻辑电路系统.标准答案：B3. 关于如下描述，正确的说法是( ) （2分）A.这种描述是错误的B.该电路不可综合C.该电路不可综合，但⽣成的不是纯组合逻辑D.以上说法都不对.标准答案：D4. 下列关于流⽔线的描述错误的是( ) （2分）A.流⽔线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插⼊寄存器，并暂存中间数据的⽅法；B.设计流⽔线⽬的是提⾼数据吞吐率C.流⽔线缩短了在⼀个时钟周期内给的那个信号必须通过的通路长度，从⽽可以提⾼时钟频率D.增加流⽔线长度可以节省更多延迟，流⽔线越长，⾸次延迟越⼤，系统频率就会降低。
.标准答案：D5. 以下关于Top-Down的设计⽅法不正确的描述是( ) （2分）A.Top-Down的设计⽅法⾸先从系统设计⼊⼿；B.Top-Down设计中的系统总体仿真与所选⼯艺有关C.Top-Down的设计⽅法从顶层进⾏功能划分和结构设计D.⾃顶向下的设计⽅法可以早期发现结构上的错误.标准答案：B6. 在verilog中，下列哪些操作⼀定是单bit？（）（2分）A.==B.^C.>D.&&.标准答案：A,B,C,D7. 下⾯哪些是verilog的关键字（）（2分）A.inputB.assignC.writeD.module.标准答案：A,B,D8. 全球主要的FPGA⼚家有（）（2分）A.XilinxB.AlteraC.Broadcom/doc/1830848533687e21ae45a947.html ttice.标准答案：A,B,D9. ⼤规模数字逻辑设计原则，正确的说法有（）（2分）A.异步设计原则B.组合时序电路分开原则C.⾯向RTL的原则D.先电路后代码的原则.标准答案：B,C10. 下⾯有关SRAM,DRAM的叙述，正确的有（）（2分）A.DRAM存储单元的结构⽐SRAM简单B.DRAM⽐SRAM成本⾼C.DRAM⽐SRAM速度快D.DRAM要刷新，SRAM不刷新.标准答案：A,D11. 阻塞赋值与⾮阻塞赋值的差别及其各⾃的使⽤环境。
硬件描述语言AHDL
a0: in std_logic;
z0: out std_loigc);
end entity and2;
注：数据类型 time 用于仿真模块的设计。 综合器仅支持数据类型为整数的类属值。
6
用VHDL描述的可置数16位计数器：
7
2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
17
1、类属说明 类属说明：
确定实体或组件中定义的局部常数。模 块化设计时多用于不同层次模块之间信息的 传递。可从外部改变内部电路结构和规模。 类属说明必须放在端口说明之前。
Generic (
常数名称：类型 [：= 缺省值] {常数名称：类型 [：= 缺省值]} )；
18
类属常用于定义： 实体端口的大小、
16
一、实体（说明）
实体（说明）：
定义系统的输入输出端口
语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
VHDL是电子系统设计者和 EDA工具之 间的界面。 EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。
教材《VHDL硬件描述语言与数字逻辑电路设计》候伯亨顾
教材：《VHDL硬件描述语言与数字逻辑电路设计》候伯亨 顾新西安电子科技大学 参考书：《EDA与数字系统设计》李国丽等机械工业出版社十、具有四种信号灯的交通灯控制器1、设计要求设计一个只有四种信号灯的交通灯控制器。
设计要求是：由一条主干道和—条支干道汇合成十字路口，在每个入口处设置红、绿、黄、左拐允许四盏信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外，左拐灯亮允许车辆向左拐弯。
信号灯变换次序为：主支干道交替允许通行，主干道每次放行40s，亮5s红灯让行驶中的车辆有时间停到禁行线外，左拐放行15s，克5s红灯；支干道放行30s，亮5s黄灯，左拐放行15s，亮5s红灯……。
各计时电路为倒计时显示。
其系统框图如图7-1所示。
图10-1 具有四种信号灯的交通灯控制器系统框图2、设计提示此设计问题可分成定时模块、主控电路、译码驱动电路和扫描显示几部分。
定时模块中设置40s、30s、15s、5s计时电路，倒计时可以用减法计数器实现。
状态表如表10-1所示。
表10-1 状态表由于主干道和支干道红灯亮的时间分别为55s和65s，所以，还要设置55s、65s倒计时显示电路。
主控电路和译码显示电路的设计，这里状态数为8个，要用3个JK触发器才能完成主控时序部分的设计。
设置主干道红灯显示信号为LAl，黄灯显示信号为LA2，绿灯信号LA3；左拐灯信号LA4，支干道红灯显示信号LB1，黄灯显示信号LB2，绿灯信号LB3，左拐灯信号LB4。
设置系统使能信号为EN，时钟信号为clk 。
硬件系统示意图如图10-2所示。
图10-2 具有四种信号灯的交通灯控制器硬件系统示意图。
VHDL试卷6套
番茄花园一、 填空题（ 分 每空格 分）、一个完整的 语言程序通常包含 实体（ ） ， 构造体（ ）， 配置（ ）， 包集合（ ）和 库（ ） 各部分。
、在一个实体的端口方向说明时，输入使用 表示，那么构造体内部不能再使用的输出是用 表示；双向端口是用 表示；构造体内部可再次使用的输出是用 表示；、一个构造体可以使用几个子结构，即相对比较独立的几个模块来构成。
语言可以有以下 种形式的子结构描述语句： 语句结构； 语句结构和 结构。
、 的客体，或称数据对象包括了常数、 变量 和 信号 。
、请列出三个 语言的数据类型，如实数、位等。
位矢量 ， 字符 ， 布尔量 。
、设 为 为 为 为 的运算结果是“ ， 的运算结果是“ 。
、构造体的描述方式包括三种，分别是 寄存器传输（ ）描述方法或称数据流 ； 构造体的结构描述方式 和 构造体的行为描述方式 。
、传统的系统硬件设计方法是采用自上而下（ ）的设计方法，利用硬件描述语言（ ）的硬件电路设计方法采用自下而上（ ）的设计方法。
（× ）传统的系统硬件设计方法是采用自下而上（ ）的设计方法，利用硬件描述语言番茄花园（ ）的硬件电路设计方法采用自上而下（ ）的设计方法、 可以采用层次化的设计，一个高层的结构体中可以调用低层的实体 （√ ）、一个 程序中仅能使用一个进程（ ）语句。
（ × ） 可以使用多个进程语句。
、 语言的预算操作包括了逻辑运算符、关系运算符、乘法运算符等，它们三者的优先级是相同的。
（ × ） 逻辑运算符 关系运算符 乘法运算、试举出两种可编程逻辑器件 、 。
、 程序的基本结构包括 库 、 程序包 、 实体和 结构体 。
、 标识符合法吗？ 不合法 。
标识符合法吗？ 不合法 。
标识符合法吗？ 不合法 。
、信号的代入通常用 ，变量用 。
、表示‘ ’‘ ’；两值逻辑的数据类型是 （位） ，表示‘ ’‘ ’‘ 等九值逻辑的数据类型是 （标准逻辑），表示空操作的数据类型是 。
2023年大学_EDA技术与VHDL第二版(潘松著)课后习题答案下载
2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。
硬件语言设计-- 学士 华科22年期末考试题库及答案
硬件语言设计-- 学士华科22年期末考试题库及答案一、选择题1. 以下哪个不是硬件描述语言？A. VerilogB. VHDLC. C++D. Python答案：C2. 在Verilog中，模块的端口定义部分用关键字`_____`开头。
A. `module`B. `input`C. `output`D. `port`答案：B3. 在VHDL中，过程声明用关键字`_____`开头。
A. `function`B. `procedure`C. `process`D. `task`答案：B4. 下面哪个是硬件描述语言的主要优点？A. 可编程性B. 可移植性C. 可验证性D. 高性能答案：C5. 在Verilog中，如果想要在一个 always 块中同时检测多个条件，可以使用_____关键字。
A. ifB. caseC. forD. parallel答案：B二、填空题1. 在Verilog中，定义一个32位的寄存器可以用关键字`_____`。
答案：`reg [31:0]`2. 在VHDL中，一个实体声明的基本格式为：`_____ entity entity_name is`。
答案：`architecture`3. 在Verilog中，`always @(_____) begin` 用于组合逻辑描述。
答案：`posedge clk or negedge reset`4. 在VHDL中，要为一个信号分配一个值，可以使用_____语句。
答案：`<=`5. _____是一种常用的硬件描述语言，它具有较高的抽象层次，可以描述复杂的数字电路系统。
答案：Verilog三、简答题1. 请简述Verilog和VHDL的主要区别。
答案：Verilog和VHDL都是硬件描述语言，用于描述数字电路系统。
主要区别包括：- 语法结构：Verilog的语法结构类似于C语言，而VHDL的语法结构类似于汇编语言。
- 抽象层次：Verilog的抽象层次较高，可以描述较为复杂的电路系统；VHDL的抽象层次较低，更适合描述硬件细节。
《计算机硬件维修技术》期终考试试卷(B卷)及答案
适用专业：一、选择题(每小题2分，共50分)1、下列( )不属于北桥芯片管理的范围之列。
A、处理器B、内存C、AGP接口D、USB接口2、在开机启动时，如果想要进入BIOS设置，应立刻按下( )键，就可以进入BIOS设定界面。
A. CtrlB. DelC.AltD.Enter3、贴片电阻更换时应做到( )A、大小、颜色相同B、阻值、大小相同C、阻值相同D、大小相同4、CPU供电电路主要是由( )组成A.电源管理芯片，电感，电容B.电源管理芯片，场管，电容C.场管，电容，电感D.电源管理芯片，电感，场管，电容5、下列关系不正确的是( )A、I=U/RB、R＝U/IC、U＝R/ID、U=IR6、已知交流电的周期为0.02秒，交流电的周期是( )A、0.02HzB、20HzC、50HzD、100Hz7、关于电阻下列说法正确的是( )A、标有“3Ω8”的电阻表示该电阻的阻值是38Ω。
B、标有“653”的电阻表示该电阻的阻值为653Ω。
C、标有“000”的电阻表示该电阻是保险电阻，阻值为0，但不能用导线替换。
D、标有“4K7”的电阻表示该电阻重约4.7Kg8、三极管分为发射极、集电极、基极，其中基极用字母( )表示A、CB、EC、BD、D9、下列表示内存故障的诊断卡代码是( )A、00B、FFC、C1D、C010、下列哪个不是硬件最小系统法所必需的硬件( )A、主板B、鼠标C、内存D、显示器11、ATX电源中橙色线的电压是( )A、3.3VB、5VC、12VD、0V12、在拆装微机前，应该先( )A、洗手B、接通电源C、释放掉手上的静电D、将电烙铁预热13、CPU超频后进入系统经常死机，可以尝试( )进行解决A、重装系统B、格式化硬盘C、更换大功率的电源D、增加CPU散热条件14、现在主板上的内存插槽一般都有2个以上，如果不能插满，则一般优先插在靠近( )的插槽中。
A.CPUB.显卡C.声卡D.网卡15、220V供电经过液晶显示器的电源板整流桥后，电压（）A、低于220VB、高于220VC、等于220VD、小于或等于220V16、以下哪个芯片不是常用的电源管理芯片( )A、HIP6301B、HIP6502C、RT9222D、ITE871217、实时时钟晶振的频率为( )A、14.138MHzB、14.318MHzC、32.768MHzD、32.678MHz18、下列哪一个不是系统时钟电路易损坏的元器件( )A、系统时钟芯片B、系统时钟晶振C、晶振旁的谐振电容D、灯管19、分区表结束的标志是( )A、55BBB、55AAC、66AAD、66BB20、硬盘跳线一般有三种设置，其中( )表示从盘A、MainB、SlaveC、Cable SelectD、Master21、显示器电源板部分易损元器件不包括( )A、电容B、保险电阻C、贴片电阻D、整流桥22、更换晶振旁边的谐振电容需要更换( )A、体积一致B、大小一致C、大小、颜色、体积一致的电容D、颜色一致23、下列哪个不是更换高压板时需要找到的三种线之一（）A、供电线B、接地线C、信号线D、电压反馈信号线24、CPU供电电压范围在( )A、2-3.3VB、0.8375-1.6VC、5-6VD、6-12V25、对主板进行供电是由( )完成的A、供电电路B、时钟电路C、复位电路D、开关电路(每空1分，共15分)1、主板按结构分可分为：AT主板，，ATX主板，NLX主板2、CPU座旁的电容电路称为3、硬盘磁头组件包括：，传动手臂，磁头4、高压板的三大工作条件：供电，，5、标注102的电阻阻值为6、如果在开机后提示“CMOS Battery State Low”，有时可以启动，使用一段时间后死机，这种现象大多数是引起的。
硬件工程师面试题集(含答案,很全).
硬件工程师面试题集（DSP，嵌入式系统，电子线路，通讯，微电子，半导体）1、下面是一些基本的数字电路知识问题，请简要回答之。
(1) 什么是Setup和Hold 时间？答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。
建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。
输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片，这个T就是建立时间通常所说的SetupTime。
如不满足Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。
保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后，数据保持稳定不变的时间。
如果Hold Time 不够，数据同样不能被打入触发器。
(2) 什么是竞争与冒险现象？怎样判断？如何消除？答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。
由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
(3) 请画出用D 触发器实现2 倍分频的逻辑电路答：把D 触发器的输出端加非门接到D 端即可，如下图所示：(4) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？答：线与逻辑是两个或多个输出信号相连可以实现与的功能。
在硬件上，要用OC 门来实现(漏极或者集电极开路)，为了防止因灌电流过大而烧坏OC 门,应在OC 门输出端接一上拉电阻(线或则是下拉电阻)。
(5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？答：同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。
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专科《硬件描述语言和数字系统设计》
一、（共36题,共150分）
1. reg类型的数组通常用于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分）
A.1024
B.16
C.16384
D.1040
.标准答案：B
2. 下列关于同步有限状态机的描述错误的是（）（2分）
A.状态变化只能发生在同一个时钟跳变沿；
B.状态是否变化要根据输入信号，只要输入条件满足，就会立刻转入到下一个状态。
C.在时钟上升沿，根据输入信号的变化，确定电路状态
D.利用同步状态机可以设计出极其复杂灵活的数字逻辑电路系统
.标准答案：B
3. 关于如下描述，正确的说法是( ) （2分）
A.这种描述是错误的
B.该电路不可综合
C.该电路不可综合，但生成的不是纯组合逻辑
D.以上说法都不对
.标准答案：D
4. 下列关于流水线的描述错误的是( ) （2分）
A.流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法；
B.设计流水线目的是提高数据吞吐率
C.流水线缩短了在一个时钟周期内给的那个信号必须通过的通路长度，从而可以提高时钟频率
D.增加流水线长度可以节省更多延迟，流水线越长，首次延迟越大，系统频率就会降低。
.标准答案：D
5. 以下关于Top-Down的设计方法不正确的描述是( ) （2分）
A.Top-Down的设计方法首先从系统设计入手；
B.Top-Down设计中的系统总体仿真与所选工艺有关
C.Top-Down的设计方法从顶层进行功能划分和结构设计
D.自顶向下的设计方法可以早期发现结构上的错误
.标准答案：B
6. 在verilog中，下列哪些操作一定是单bit？（）（2分）
A.==
B.^
C.>
D.&&
.标准答案：A,B,C,D
7. 下面哪些是verilog的关键字（）（2分）
A.input
B.assign
C.write
D.module
.标准答案：A,B,D
8. 全球主要的FPGA厂家有（）（2分）
A.Xilinx
B.Altera
C.Broadcom
ttice
.标准答案：A,B,D
9. 大规模数字逻辑设计原则，正确的说法有（）（2分）
A.异步设计原则
B.组合时序电路分开原则
C.面向RTL的原则
D.先电路后代码的原则
.标准答案：B,C
10. 下面有关SRAM,DRAM的叙述，正确的有（）（2分）
A.DRAM存储单元的结构比SRAM简单
B.DRAM比SRAM成本高
C.DRAM比SRAM速度快
D.DRAM要刷新，SRAM不刷新
.标准答案：A,D
11. 阻塞赋值与非阻塞赋值的差别及其各自的使用环境。
（10分）标准答案：非阻塞（non-blocking)赋值语句(b
12. 下面是线性反馈移位寄存器的Verilog实现，请找出语法错误的地方，并修改
（20分）
标准答案：`define UD #1
module LFSR(SYSCLK,RST_B,DO);
input SYSCLK;
input RST_B;
output [7:0]DO;
wire SYSCLK;
wire RST_B;
reg [7:0] DO; parameter INIT=8'b1001_0001;
parameter COFF=8'b1111_0011;
wire [7:0] DO_N;
//M4 count.
always@ (posedge SYSCLK or negedge RST_B)
begin
if(!RST_B)
DO else
DO end
assignDO_N[0]=DO[7];
assignDO_N[1]=COFF[6] ?DO[1]^DO[7] : DO[0];
assignDO_N[2]=COFF[5] ?DO[2]^DO[7] : DO[1];
assignDO_N[3]=COFF[4] ?DO[3]^DO[7] : DO[2];
assignDO_N[4]=COFF[3] ?DO[4]^DO[7] : DO[3];
assignDO_N[5]=COFF[2] ?DO[5]^DO[7] : DO[4];
assignDO_N[6]=COFF[1] ?DO[6]^DO[7] : DO[5];
assignDO_N[7]=COFF[0] ?DO[7]^DO[7] : DO[6];
endmodule
13. 在以下定义的标识符中，选择定义正确的一个标识符（）（2分）
A.34net
B.
C.
D.
.标准答案：C
14. 由于线网类型代表的是物理连接线，因此它不存贮逻辑值，必须由器件所驱动。
当一个wire类型的信号没有被驱动时，缺省值（）（2分）
A.1
B.0
C.x
D.z
.标准答案：D
15. 信号没有定义数据类型时，缺省为( )类型（2分）
A.reg
B.wire
C.tri
D.不可用
.标准答案：B
16. 输入端口可以由net/register驱动，但输入端口只能是( ) （2分）
A.reg
B.wire
C.integer
D.tri
.标准答案：B
17. 输出端口可以是net/register类型，输出端口只能驱动（2分）
A.reg
B.wire
C.integer
D.tri
.标准答案：B
18. 在verilog设计中，下列说法正确的是（）（2分）。