CameraLink 图像采集接口电路1 (2)
CameraLink接口数字相机图像显示装置解读ppt课件
“雪亮工程"是以区（县）、乡（镇） 、村（ 社区） 三级综 治中心 为指挥 平台、 以综治 信息化 为支撑 、以网 格化管 理为基 础、以 公共安 全视频 监控联 网应用 为重点 的“群 众性治 安防控 工程” 。
VGA接口的结构
VGA接口是一种D型接口， 上面共有15针空，分成 三排，每排五个。 其中，
乒乓缓存介绍
当SDRAM1中缓存满了一帧图像数据后,开 始读取数据,读SDRAM1时写SDRAM2。当 SDRAM2中写满一帧图像数据后,控制器对 两个SDRAM进行读写切换,读SDRAM2时 写SDRAM1。
“雪亮工程"是以区（县）、乡（镇） 、村（ 社区） 三级综 治中心 为指挥 平台、 以综治 信息化 为支撑 、以网 格化管 理为基 础、以 公共安 全视频 监控联 网应用 为重点 的“群 众性治 安防控 工程” 。
CameraLink接口技术的特点 CameraLink接口的结构 CameraLink接口的原理
缓存部分介绍
SDRAM介绍 乒乓缓存简介
算法方案介绍
算法概述 算法方案
VGA接口介绍
VGA的技术特点 VGA接口的结构
结论
“雪亮工程"是以区（县）、乡（镇） 、村（ 社区） 三级综 治中心 为指挥 平台、 以综治 信息化 为支撑 、以网 格化管 理为基 础、以 公共安 全视频 监控联 网应用 为重点 的“群 众性治 安防控 工程” 。
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CameraLink协议和FPGA的数字图像信号源设计
CameraLink协议和FPGA的数字图像信号源设计关键字: FPGA Camera Link 标准 CMOS1 引言目前，各种图像设备已广泛应用到航空航天、军事、医疗等领域。
图像信号源作为地面图像采集装置测试系统中的一部分，其传输方式及信号精度都是影响系统性能的重要因素。
由于图像信号的传输速率高，数据量大，在传输过程中，其精度和传输距离易受影响。
为了提高信号传输距离和精度设计了由FPGA内部发出图像数据，并通过FPGA进行整体时序控制;输出接口信号转换成符合Camera Link标准的低电压差分信号(LVDS)进行传输。
该图像信号源已成功应用于某弹载记录器的地面测试台系统中。
2 Camera Link接口及图像数据接口信号Camera Link标准是由国家半导体实验室(National Semiconductor)提出的一种Channel Link技术标准发展而来的，该接口具有开放式的接口协议，使得不同厂家既能保持产品的差异性，又能互相兼容。
它在传统LVDS传输数据的基础上又加载了并转串发送器和串转并接收器，可在并行组合的单向链路、串行链路和点对点链路上，利用SER,DES(串行化,解串行化)技术以高达4.8 Gb,s的速度发送数据。
CameraLink标准使用每条链路需两根导线的LVDS传输技术。
驱动器接收28个单端数据信号和1个时钟信号，这些信号以7:1的比例被串行发送，也就是5对LVDS信号通道上分别传输4组LVDS数据流和1组LVDS时钟信号，即完成28位数据的同步传输只需5对线，而且在多通道66 MHz像素时钟频率下传输距离可达6 m。
Camera Link是在Channel Link的基础上增加了一些相机控制信号和串行通信信号，定义出标准的接头也就是标准化信号线，让Camera及影像卡的信号传输更简单化，同时提供基本架构(Base Configuration)、中阶架构(Medium Configuration)及完整架构(Full Configuration)三种:基本架构属单一Camera Link元件，为单一接头;中阶架构属双组Camera Link元件，为双组接头;完整架构属三组Camera Link元件，为三组接头。
3-CameraLink接口-时序控制 (2)
CameraLink接口1.CameraLink接口简介1.1CameraLink标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1.1所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1.1 camera link接口电路1.2CameraLink端口和端口分配1.2.1端口分配在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上。
基于FPGA的CameraLink图像数据接口设计
㊀２０２０年㊀第９期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２０㊀Ｎｏ．９㊀收稿日期：２０１９－０７－１６基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ图像数据接口设计单彦虎，张晋顼，任勇峰，武慧军（中北大学电子测试技术国家重点实验室，山西太原㊀０３００５１）㊀㊀摘要：依据航天测试领域对于图像采集系统中特定格式图像数据传输与处理的技术要求以及小型化低成本的设计要求，设计了一种基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ图像数据接口㊂此接口选用可编程逻辑器件ＦＰＧＡ作为主控制芯片，通过编程ＦＰＧＡ代替接口转换芯片，实现ＣａｍｅｒａＬｉｎｋ协议的ＬＶＤＳ信号在ＦＰＧＡ端口的直接接收，有效数据速率可达１１０ＭＢ／ｓ㊂关键词：ＦＰＧＡ；ＣａｍｅｒａＬｉｎｋ；ＬＶＤＳ；数据编帧；ＩＰ核；原语中图分类号：ＴＨ７㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２０）０９－００５１－０４ＤｅｓｉｇｎｏｆＣａｍｅｒａＬｉｎｋＩｍａｇｅＤａｔａＩｎｔｅｒｆａｃｅＢａｓｅｄｏｎＦＰＧＡＳＨＡＮＹａｎ⁃ｈｕ，ＺＨＡＮＧＪｉｎ⁃ｘｕ，ＲＥＮＹｏｎｇ⁃ｆｅｎｇ，ＷＵｈｕｉ⁃ｊｕｎ（ＮａｔｉｏｎａｌＫｅｙＬａｂｏｒａｔｏｒｙｆｏｒＥｌｅｃｔｒｏｎｉｃＭｅａｓｕｒｅｍｅｎｔＴｅｃｈｎｏｌｏｇｙ，ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：Ａｃｃｏｒｄｉｎｇｔｏｔｈｅｔｅｃｈｎｉｃａｌｒｅｑｕｉｒｅｍｅｎｔｓｏｆｔｈｅａｅｒｏｓｐａｃｅｔｅｓｔｆｉｅｌｄｆｏｒｔｈｅｔｒａｎｓｍｉｓｓｉｏｎａｎｄｐｒｏｃｅｓｓｉｎｇｏｆｉｍａｇｅｄａ⁃ｔａｉｎａｓｐｅｃｉｆｉｃｆｏｒｍａｔｉｎａｎｉｍａｇｅａｃｑｕｉｓｉｔｉｏｎｓｙｓｔｅｍ，ａｎｄｔｈｅｄｅｓｉｇｎｒｅｑｕｉｒｅｍｅｎｔｓｆｏｒｍｉｎｉａｔｕｒｉｚａｔｉｏｎａｎｄｌｏｗｃｏｓｔ，ａｎＦＰＧＡ⁃ｂａｓｅｄＣａｍｅｒａＬｉｎｋｉｍａｇｅｄａｔａｉｎｔｅｒｆａｃｅｗａｓｄｅｓｉｇｎｅｄ．ＴｈｉｓｉｎｔｅｒｆａｃｅｓｅｌｅｃｔｓｔｈｅｐｒｏｇｒａｍｍａｂｌｅｌｏｇｉｃｄｅｖｉｃｅＦＰＧＡａｓｔｈｅｍａｉｎｃｏｎ⁃ｔｒｏｌｃｈｉｐ，ａｎｄｒｅｐｌａｃｅｓｔｈｅｉｎｔｅｒｆａｃｅｃｏｎｖｅｒｓｉｏｎｃｈｉｐｂｙｐｒｏｇｒａｍｍｉｎｇＦＰＧＡｔｏｒｅａｌｉｚｅｔｈｅｄｉｒｅｃｔｒｅｃｅｐｔｉｏｎｏｆｔｈｅＬＶＤＳｓｉｇｎａｌｏｆｔｈｅＣａｍｅｒａＬｉｎｋｐｒｏｔｏｃｏｌａｔｔｈｅＦＰＧＡｐｏｒｔ，ａｎｄｔｈｅｅｆｆｅｃｔｉｖｅｄａｔａｒａｔｅｃａｎｒｅａｃｈ１１０ＭＢ／ｓ．Ｋｅｙｗｏｒｄｓ：ＦＰＧＡ；ＣａｍｅｒａＬｉｎｋ；ＬＶＤＳ；ｄａｔａｆｒａｍｅ；ＩＰｃｏｒｅ；ｐｒｉｍｉｔｉｖｅ０㊀引言图像数据的采集与处理在航天测试领域中发挥着重要作用㊂ＣａｍｅｒａＬｉｎｋ接口作为高速相机最主要的标准接口之一，它的出现使得高速图像源数据和图像采集装置之间的速度得到匹配㊂目前多采用串并转换芯片组成的多种驱动器和接收器来实现Ｃａｍｅｒａ⁃Ｌｉｎｋ接口，通过ＣａｍｅｒａＬｉｎｋ接口接收两路图像数据至少需要两块接口芯片，需要占据ＰＣＢ较大的面积，由于ＦＰＧＡ需要接收２８位并行数据所以占用了大量布线面积以及ＩＯ口资源，同时传输数据的速率也受转换芯片的限制㊂但是使用这种方法可以减小主控芯片对ＣａｍｅｒａＬｉｎｋ接口数据的编解码压力，一定程度上降低了接口开发的难度㊂因此，这也是目前应用最广泛的ＣａｍｅｒａＬｉｎｋ接口实现方法［１－３］㊂为了适应图像采集装置小型化低成本的开发要求，本设计提出采用ＣａｍｅｒａＬｉｎｋ接口实现方案，在ＦＰＧＡ内部的ＳｅｌｅｃｔＩＯＩＰ核源码的基础上，对ＩＰ核源码进行适当更改，实现了一种基于ＦＰＧＡ内部原语的ＣａｍｅｒａＬｉｎｋ接口的实现方法［４］，速率可达１９２ＭＢ／ｓ，其中有效数据速率达１１０ＭＢ／ｓ㊂１㊀设计方案１．１㊀总体方案本设计基于主控芯片ＦＰＧＡ，在不通过ＣａｍｅｒａＬｉｎｋ串转并芯片的情况下直接接收带有编帧格式ＬＶＤＳ数据，完成更高速率㊁无误码的传输㊂数据流从ＦＰＧＡ的ＩＯ口到ＦＩＦＯ缓存的实现过程如图１所示㊂图１㊀图像数据流框图１．２㊀ＣａｍｅｒａＬｉｎｋ接口接收端的ＦＰＧＡ实现ＣａｍｅｒａＬｉｎｋ接口的数据传输基础就是低压差分信号（ＬＶＤＳ）形式传输㊂完整的ＣａｍｅｒａＬｉｎｋ接口至少应该包含１对ＴＸ端和ＲＸ端（发送端和接收端）㊂发送端采用３．５ｍＡ的恒流源发送数据，在接收端口处差分端串接１个１００Ω电阻，将电流形式的数据传输转换为低压差分电压㊂发送端通过改变电流流向控制接收端电压极性，从而控制接收端的逻辑 ０ 和 １ ㊂ＲＸ端接收５路ＬＶＤＳ信号，其中４路为串行数据流和㊀㊀㊀㊀㊀５２㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＳｅｐ．２０２０㊀１路为专用串行时钟流㊂接收端的主要功能是将串行数据单端信号按照解串比为１ʒ７进行解串，将这５条ＬＶＤＳ信号还原为２８路并行的单端数据信号以及１路伴随时钟的单端信号［５］㊂ＦＰＧＡ内含丰富的原语和专业ＩＰ核可以将ＦＰＧＡ的ＩＯ例化为多种形式的电平接口㊂例如本设计选用的主控芯片Ｓｐａｒｔａｎ－６ＦＰＧＡ，通过配置它内部ＳｅｌｅｃｔＩＯＩＰ核可以将ＦＰＧＡ的ＩＯ引脚匹配为差分引脚，并且通过设置ＩＰ核的一些基本参数就可以将５对差分对配置为符合ＣａｍｅｒａＬｉｎｋ接口标准的电气接口㊂此设计通过调用ＦＰＧＡ内核，配置ＩＯ引脚为差分模式，实现ＣａｍｅｒａＬｉｎｋ接口，用来接收发送端的５路ＬＶＤＳ信号㊂内部原理框图如图２所示㊂图２㊀ＦＰＧＡ内部串转并原理框图２㊀数据接收端控制逻辑２．１㊀约定数据格式本文采用图像标准卡作为图像数据源㊂标准卡基于ＰＣＩ设计，此卡作用除了产生特定格式数据源外还包括后期数据的回读与回读数据的校验［６－７］㊂约定图像数据传输格式为１０２４ˑ１０２４如表１所示㊂数据源通过ＣａｍｅｒａＬｉｎｋ接口并转串芯片按数据格式发送数据㊂表１㊀数据格式行序号（递增）行计数（２字）行标志（２字）模拟数据（１０２０字）１００００ＥＢ９０３３６６ＥＢ９０３３６６１０２４０３ＦＦ１４６Ｆ３３６６２．２㊀数据接收逻辑ＣａｍｅｒａＬｉｎｋ标准规定将２８位的数据信号中的４位用作同步信号，保证高速传输模式下数据能正确接收，这４位信号中有１位保留信号，其余３位信号定义为帧同步信号（ＦＶＡＬ）㊁行同步信号（ＬＶＡＬ）㊁数据有效信号（ＤＶＡＬ）㊂当发送新一帧数据时首先将ＦＶＡＬ拉高表示一帧数据即将发送，然后将ＬＶＡＬ拉高则表示相机要发送一行有效数据，当ＦＶＡＬ和ＬＶＡｌ同时为高后ＤＶＡＬ只要为高即表示有相机发送有效数据［８］㊂由于有效像素数据为１６ｂｉｔ，设计的ＣａｍｅｒａＬｉｎｋ接收模块解串出来的数据位２８ｂｉｔ，因此需要剔除２８ｂｉｔ数据中的无效数据位㊂ＣａｍｅｒａＬｉｎｋ标准中规定３个ＰＯＲＴ的像素数据信号与４ｂｉｔ使能信号与２８ｂｉｔＴＸ端接口位映射关系如表２所示㊂２８⁃ｂｉｔ数据位置映射如图３所示，其中 ＲｘＩＯｃｌｋ 为对像素时钟 ＲｘＣＬＫＩＮ 的解码时钟，芯片内部根据该时钟对串行数据进行采样㊂同时根据ＣａｍｅｒａＬｉｎｋ接口标准１６ｂｉｔ像素数据占用ＰＯＲＴＡ和ＰＯＲＴＢ两个ＰＯＲＴ，结合表２，接收的２７位数据中的低１６位即为１６ｂｉｔ的有效像素数据，同时高３位为视频图像数据的同步信息位㊂图３㊀２８⁃ｂｉｔ数据位置映射图表２㊀２８⁃ｂｉｔＴＸ端口与ＰＯＲＴ的映射依靠ＦＶＡＬ㊁ＬＶＡＬ㊁ＤＶＡＬ３个信号对数据图像数据进行接收㊂数据接收逻辑时钟采用５５ＭＨｚ，该时钟使用经ＢＵＦＧ输出的Ｇｃｌｋ，数据在Ｇｃｌｋ的上升沿由ＣａｍｅｒａＬｉｎｋ接收模块输出，为了保证数据的准确性，数据接收模块在时钟Ｇｃｌｋ的下降沿对数据进行接收㊂采用ＢＵＦＰＬＬ的ＬＯＣＫＯＵＴ引脚作为数据接收模块的复位信号，当ＬＯＣＫＯＵＴ输出为高时表示时钟已经同步㊂采用单位传输速率（ｓｉｇｎａｌｄａｔａｒａｔｅ，ＳＤＲ）模式，在５５ＭＨｚ时钟下有效像素传输速率可达１１０ＭＨｚ／ｓ，㊀㊀㊀㊀㊀第９期单彦虎等：基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ图像数据接口设计５３㊀㊀图４为ＳＤＲ模式下数据与时钟的对应关系㊂图５为数据接收模块接收一行数据的逻辑实现流程图㊂在进行数据接收时需要依靠行同步和帧同步信号，由图６可知当帧同步信号由低变高时表示数据新一幅图像开始传输，没有数据同步信号，当行同步信号由低变高的上升沿即开始新一行数据传输㊂接收到数据后需要对数据进行编帧便于数据存储和分析，根据设计需求如表３所示帧结构，其中帧头用于开始新一幅图像，帧计数用于计算图像幅数，数据校验和用来后期数据处理时校验每一幅图像中是否有误码丢数情况㊂图４㊀ＳＤＲ模式时序图图５㊀数据接收流程图６㊀ＣａｍｅｒａＬｉｎｋ接口时序需求表３㊀数据编帧结构帧头帧计数数据校验位Ｃ８ＢＢ００００数据校验和Ｃ８ＢＢ数据校验和Ｃ８ＢＢＦＦＦＦ数据校验和３㊀接口逻辑功能仿真本设计ＣａｍｅｒａＬｉｎｋ数据接收采用ＳＤＲ接收模式㊂当数据流的变化频率和对应时钟的变化频率相同时称为单倍传输速率（ｓｉｇｎａｌｄａｔａｒａｔｅ，ＳＤＲ）模式，每个数据位均在时钟的上升沿（或者下降沿）时变化［９］㊂ＳＤＲ模式下通过时钟的上升沿和下降沿可以比较精确的控制采样点落到数据保持时间的中部，逻辑实现相对复杂，对数据的建立时间要求较低㊂采用ＦＰＧＡ中的ＰＬＬ和ＢＵＦＰＬＬ实现对像素时钟的倍频和同步㊂图２ＣａｍｅｒａＬｉｎｋ接收端ＦＰＧＡ实现原理框图中像素时钟ＣＬＫｐｉｘｅｌ首先经过延时模块平衡掉７位数据深度的延时后输入ＰＬＬ㊂ＰＬＬ的只输出２个时钟信号，一个是对ＣＬＫｐｉｘｅｌ进行７倍频得到ＰＬＬ＿ｃｌｋ用于数据和时钟解串，另一个经ＢＵＦＧ后作为全局时钟Ｇｃｌｋ㊂当ＰＬＬ用于数据接收时必须使能反馈时钟ＣＬＫｆｂ引脚，ＣＬＫｆｂ是ＩＳＳＥＲＤＥＳ的时钟反馈引脚的输出时钟输出后经ＢＵＦＩＯＦＢ原语转换后输入，这种机制可以保证进行倍频后的时钟ＰＬＬ＿ｃｌｋ和原始输入的时钟ＣＬＫｐｉｘｅｌ保持相位相同㊂为了便于分析，采用２８Ｂｉｔ独热码作为数据源激励对Ｃａｍｅｒａｌｉｎｋ接口进行仿真㊂图７为仿真波形截图（没有执行ＰＯＲＴ映射等操作）㊂根据仿真波形截图，容易分析出接口逻辑满足设计需求㊂图７㊀ＦＰＧＡ实现ＣａｍｅｒａＬｉｎｋ接口接收端仿真波形图㊀㊀㊀㊀㊀５４㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＳｅｐ．２０２０㊀４㊀试验验证测试时将标准卡安装在ＣＰＣＩ机箱上，模拟图像数据通过２ｍ电缆发送至接收单元㊂作为图像数据源，标准卡按照表１通过ＤＳ９０２８５芯片发送数据㊂接收数据后，读取并校验数据的准确性，发现数据出现误码㊂查看回读后的原始数据发现：数据行计数低二位数据容易出现错误（如图８行计数０Ｃ错接为０Ｅ）㊂考虑到数据衰减，改用０．４ｍ电缆传输，数据没有出现误码㊂分析长线衰减程度：通过示波器抓取并比对发送端及接收端数据波形，接收端数据虽然衰减但仍然在ＬＶＤＳ信号协议可接受范围（２５０ ４５０ｍＶ）（量取的接收端差分电压如表４所示），从而确定长线衰减不为主要原因㊂图８㊀数据错误示意图表４㊀接收端差分电压序号１２３４压差／ｍＶ２６２７６１４７９３１８㊀㊀在抓取接收端数据波形时发现有频率约为４００ｋＨｚ的干扰信号一直存在㊂考虑到是由于开关电源引起的干扰，量取ＤＣ／ＤＣ电源壳地间发现如图９所示干扰，从波形图中可以看出干扰峰峰值接近１．８Ｖ，频率大约为４２０ｋＨｚ，从而定位干扰源为ＤＣ／ＤＣ电源㊂在ＤＣ／ＤＣ接壳引脚与信号地间串接１０３电容，削弱干扰㊂量取干扰源波形如图１０，幅值被削弱㊂使用２ｍ电缆测试，数据无误㊂验证了此次接口设计的可行性㊂图９㊀ＤＣ／ＤＣ电源壳地间干扰图１０㊀削弱后的ＤＣ／ＤＣ电源壳地间干扰５㊀结论本次设计使用ＦＰＧＡ内部原语ＩＳＥＲＤＥＳ和ＯＳ⁃ＥＲＤＥＳ实现了ＣａｍｅｒａＬｉｎｋ接口数据的串并之间的相互转换，利用ＶＨＤＬ语言设计了数据接收逻辑和编帧逻辑㊂本设计基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ接口在５５ＭＨｚ时钟下实现１１０ＭＨｚ／ｓ的数据接收㊂在ＦＰＧＡ的ＩＯ口短缺或是内部资源足够的情况下，完全可以使用原语编程代替串并转换芯片实现ＣａｍｅｒａＬｉｎｋ接口数据的串并转换㊂参考文献：［１］㊀吴振锋．基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ相机图像采集及处理技术研究［Ｄ］．哈尔滨：哈尔滨工业大学，２０１３．［２］㊀韩魏．基于ＦＰＧＡ的一种ＣａｍｅｒａＬｉｎｋ高速图像传输系统设计［Ｄ］．西安：西安电子科技大学，２０１４．［３］㊀陈龙险．针对高速灰度相机的ＣａｍｅｒａＬｉｎｋ接口电路设计研究［Ｊ］．信息与电脑（理论版），２０１７（１１）：１７７－１７９．［４］㊀隋延林，何斌，张立国，等．基于ＦＰＧＡ的超高速ＣａｍｅｒａＬｉｎｋ图像传输［Ｊ］．吉林大学学报（工学版），２０１７，４７（５）：１６３４－１６４３．［５］㊀朱浩然．基于ＣＡＭＥＲＡＬＩＮＫ接口的高速数据传输与存储系统［Ｄ］．哈尔滨：哈尔滨工业大学，２０１４．［６］㊀兰功盾．基于ＦＰＧＡ的ＰＣＩｅ⁃ＣａｍｅｒａＬｉｎｋ图像信号模拟源研究［Ｄ］．哈尔滨：哈尔滨工业大学，２０１７．［７］㊀刘彪，王建立，吕耀文，等．基于ＦＰＧＡ的ＣａｍｅｒａＬｉｎｋ输出编码设计［Ｊ］．液晶与显示，２０１５，３０（２）：２６９－２７４．［８］㊀黄影．基于ＰＣＩｅ总线的ＣａｍｅｒａＬｉｎｋ图像采集卡设计［Ｄ］．大连：大连理工大学，２０１３．［９］㊀郭佳欣．基于ＬＶＤＳ的图像采集存储装置的设计与实现［Ｄ］．太原：中北大学，２０１７．作者简介：单彦虎（１９８５ ），讲师，博士，主要研究方向为动态测试㊁微系统及集成技术㊁信号处理㊂Ｅ⁃ｍａｉｌ：ｓｈａｎｙａｎｈｕ＠１２６．ｃｏｍ张晋顼（１９９４ ），硕士研究生，主要研究方向为动态测试㊁数据采编存储㊂Ｅ⁃ｍａｉｌ：１５３１８２７５３７＠ｑｑ．ｃｏｍ。
3-CameraLink接口-时序控制
CameraLink接口
1.CameraLink接口简介
1.1CameraLink标准概述
CameraLink技术标准是基于NationalSemiconductor公司的ChannelLink标准发展而来的，而ChannelLink标准是一种多路并行LVDS传输接口标准。
低压差分信号（LVDS）是一种低摆幅的差分信号技术，电压摆幅在350mV左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在1.923Gbps。
90年代美国国家半导体公司（NationalSemiconductor）为了找到平板显示技术的解决方案，开发了基于LVDS物理层平台的
如图
位
5路LVDS
恢复成
A、B 和C
口G和芯
E和H，
那么
H的8
从
中读取处FPGA DDR 包括2RAM 另外，
子模块来完成位宽的转换。
2.4modelsim仿真结果
图2.4modelsim仿真结果
如图2.4，被测FPGA每来一个行同步，CameraLink模块获取行地址后读取DDR2中的数据写入缓存模块，等到下一个行同步来的时候把所读的数据从缓存模块中输出。
实际要求的是每个行同步来后要读取一行数据，大小为2048x12bit，为了缩小仿真时间，仿真时没一行的数据长度为：80x12bit。
图2.5五路CameraLink仿真输出
如图2.5，当下个行同步来的时候缓存数据输出，输出的数据时连续的。
cameralink引脚定义
Camera Link连接器与电缆引脚定义发布时间：2010-2-10 来源：admin 阅读次数：3234Camera Link连接器与电缆引脚定义Channel Link 的高速速率传输使选择连接器和电缆这一环节变得非常重要。
必须严格依照Camera Link 标准中关于对连接器与电缆的引脚定义去设计相机和采集卡的相关连接信号。
1. 连接器连接器规定的制造商是 3M 公司，其规格化的 3M 26-pin MDR （ Mini D Ribbon ）产品是 Channel Link 的标准连接器（如图3 所示），故而 Camera Link 标准的连接器也选择此型号。
图3 26-pin MDR 连接器当将这些连接器安装到一个相机或者图像采集卡上时要用到插槽（如图4 所示）。
插槽上的连接器固定螺母要与标准的 Camera Link 电缆连接器上的固定螺丝匹配。
图4 26-pin MDR 连接器插槽示意图2 ．电缆3M 按照 Camera Link 标准设计了一种专门用于相机和图像采集卡之间的集成电缆。
这种双绞屏蔽电缆能够满足高速差分信号应用中的所有严格要求。
3M 电缆产品的通用型号为 14X23 —SZLB —XXX —OLC 。
它的有效长度在 1m 至 10m 之间。
另外，它有 2 种外壳可供选择。
关于电缆的选型参数说明如图5 所示。
本设计中采用的是 14B23 — SZLB — 200 — OLC ，即带固定螺丝的 2m 长电缆。
图5 3M 电缆产品选型说明图3 ．连接器的引脚分布表4 给出了安装于相机或者图像采集卡上的 26-pin MDR 连接器的引脚定义。
表4 MDR-26 连接器引脚定义中级、完整配置模式基本配置模式（含控制与串行通信）相机端图像采集卡端Channel Link 信号电缆相机端图像采集卡端连接器Channel Link 信号1 1 Inner shield Inner shield 1 1 Inner shield 14 14 Inner shield Inner shield 14 14 Inner shield2 25 Y0- PAIR1- 2 25 X0-15 12 Y0+ PAIR1+ 15 12 X0+3 24 Y1- PAIR2- 3 24 X1-16 11 Y1+ PAIR2+ 16 11 X1+4 23 Y2- PAIR3- 4 23 X2-17 10 Y2+ PAIR3+ 17 10 X2+5 22 Yclk- PAIR4- 5 22 Xclk-18 9 Yclk+ PAIR4+ 18 9 Xclk+6 21 Y3- PAIR5- 6 21 X3-19 8 Y3+ PAIR5+ 19 8 X3+7 20 100Ω PAIR6+ 7 20 SerTC+20 7 Terminated PAIR6- 20 7 SerTC-8 19 Z0- PAIR7- 8 19 SerTFG-4 ．屏蔽Camera Link 标准推荐连接器和电缆的内部屏蔽（ Inner shield ）与相机的数字地连接。
CameraLink图像采集接口电路1(2)详解
CameraLink 图像采集接口电路1．Camera Link标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1 所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1 camera link接口电路2．Channel Link标准的端口和端口分配2.1 ．端口定义一个端口定义为一个 8 位的字，在这个 8 位的字中，最低的 1 位（ LSB ）是 bit0 ，最高的 1 位（ MSB ）是 bit7 。
Camera Link 标准使用 8 个端口，即端口 A 至端口 H 。
2.2 ．端口分配在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上（见图2 ）。
标准cameralink接口
标准cameralink接口Cameralink是一种数字接口标准，用于连接工业相机和数字信号处理器。
它提供了一种高速、可靠的方式来传输图像数据，适用于工业自动化、机器视觉和医疗成像等领域。
本文将介绍标准cameralink接口的基本原理、特点和应用。
1. 基本原理。
标准cameralink接口基于同步传输技术，采用了基于像素的并行数据传输方式。
它使用了三种不同的信号线，基础相机线、中继相机线和扩展相机线。
基础相机线用于传输图像数据、触发信号和相机控制信号，中继相机线用于传输额外的图像数据，扩展相机线用于传输高速图像数据。
通过这些信号线的组合，cameralink接口可以实现高速、稳定的图像数据传输。
2. 特点。
标准cameralink接口具有以下特点：高速传输，cameralink接口支持高达850MB/s的数据传输速率，能够满足工业相机对于高速图像采集的需求。
灵活性，cameralink接口可以支持不同分辨率、不同帧率的图像传输，适用于各种不同的应用场景。
可靠性，cameralink接口采用了差分信号传输技术，具有抗干扰能力强、传输稳定可靠的特点。
易于集成，cameralink接口标准化，各种厂家生产的工业相机和数字信号处理器都可以实现互操作性，方便用户进行系统集成。
3. 应用。
标准cameralink接口广泛应用于工业自动化、机器视觉和医疗成像等领域。
在工业自动化领域，cameralink接口可以实现高速、精准的图像采集和处理，用于产品质量检测、物体识别和测量等应用。
在机器视觉领域，cameralink接口可以实现高分辨率、高帧率的图像传输，用于无人驾驶、智能监控等应用。
在医疗成像领域，cameralink接口可以实现高清晰度、高对比度的图像传输，用于医学诊断、手术导航等应用。
总结。
标准cameralink接口是一种高速、可靠的数字接口标准，适用于工业相机和数字信号处理器之间的图像数据传输。
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CameraLink 图像采集接口电路
1．Camera Link标准概述
Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。
低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小，跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。
90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。
此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。
如图1 所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。
数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号，将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。
接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。
图1 camera link接口电路
2．Channel Link标准的端口和端口分配
2.1 ．端口定义
一个端口定义为一个 8 位的字，在这个 8 位的字中，最低的 1 位（ LSB ）是 bit0 ，最高的 1 位（ MSB ）是 bit7 。
Camera Link 标准使用 8 个端口，即端口 A 至端口 H 。
2.2 ．端口分配
在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上；在完整配置模式中，端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上，端口 G 和 H 被分配到第三个驱动器 / 接收器对上（见图2 ）。
表1 给出了三种配置的端口分配， Camera Link 芯片及连接器的使用数量情况。
表1 3种配置模式的端口分配
每一个 Camera Link 驱动器都有标注着从 TX0 至 TX27 的 28 个数据输入引脚，相应的接收器有标注着从 RX0 至 RX27 的 28 个数据输出引脚。
2.3 ．端口的位分配
从表2 中我们可以看出在 3 种 Camera Link 配置模式中，图像数据位是怎样分配到端口的。
这种位分配方式已经被应用于市场上最流行的相机上了。
如果只用端口 D 和 G ，那么它们与器件的连接方法与端口 A 相同。
同样，如果使用端口 E 和 H ，它们与器件连接方法同端口 B 的相同，端口 F 的与端口 C 的相同。
如果相机在每个周期内仅输出 1 个像素，那么就使用分配给像素 A 的端口；如果相机在每个周期内输入 2 个像素，那么使用分配像素 A 和像素 B 的端口；如果在每个周期内输出 3 个像素，那么使用分配给像素 A 、 B 和 C 的端口；依次类推至相机每周期输出 8 个像素，那么分配给 A ～ H 的 8 个端口都将被使用。
3．图像采集接口电路的具体实现
对于XX可见光相机时序控制FPGA软件测试设备技术项目，仿真fpga将处理完的cmos 数据保存到ddr2中，根据V4传给V5的24组I2C数据，确定将要片面读取DDR2中处理好的CMOS图像的片面地址，然后将所要选取的cmos图像数据从ddr2中读取出来，并且通过5路cameralink显示出来；对于XX可见光信号处理FPGA软件测试设备技术项目，因为tlk2711的处理频率为100mhz，而DS90CR287的主要工作频率为85mhz，所以经过V4处理过的5路图像数据先要保存进ddr2，然后再通过缓存将图像读出来并通过cameralink显示出来，从上面可以看出，两个项目的cameralink接口是相似的，都是从ddr2的控制器mig软核的用户端写入地址，然后在时钟使能的驱动下，将图像数据读取出来，然后通过cameralink接口传至上位机进行显示，因为DS90CR287的输入数据位为28位，而DDR2的数据位为64位，所以需要设计一个数据读取及分发模块以及一个cameralink数据缓冲输出模块，具体软件流程框图如图3：
图1 cameralink图像采集软件流程框图
当数据从cameralink数据缓冲模块输出后进入DS90CR287，然后28位数据在时钟的控制下变为4路LVDS信号，然后再通过DS90CR288输出变为28位的CMOS数据，传至cameralink图像采集卡，最后通过图像采集卡传至上位机，其cameralink硬件流程框图如图2所示:
Cameralin k数据缓冲单元
DS90CR287
Lvds_data_1
Lvds_data_2
Lvds_dat a_3
Data_a_[7:0]
Data_b_[7:0]
Data_c_[7;0]
Fval
Dval
Lval
Spare
DS90CR288
Lvds_data_4
Lvds_clock
Cameralink
图像采集卡
Data_out
上位机
Transmit_clock_in
Data_a_out_[7:0]Data_b_out_[7:0]Data_c_out_[7;0]
Fval Dval Lval
Receive_clock 图2 cameralink图像采集硬件流程框图
28位数据信号中包括三个数据端口：A口(8位)即data_a_[7;0]、B口(8位)即data_b_[7;0]、C口(8位)即data_c_[7;0]，和四个控制信号FVAL(帧有效)、DVAL(数据有效)、LVAL(行有效)、SPARE(空，暂时未用)，另外DS90CR287还有一个85mhz时钟输入，经过Camera Link芯片转换后的时钟信号是整个cameralink图像采集电路的同步驱动信号，数据控制信号都和该时钟信号同步，其时序图如图3所示：
图3 DS90CR287的工作时序图
各端口的配置和信号类型如下表;。