数电设计报告
数电设计实验报告
数电设计实验报告
《数电设计实验报告》
实验目的：通过本次实验，掌握数字电路设计的基本原理和方法，提高学生对数字电路设计的理论和实践能力。
实验内容：本次实验是基于数电设计的实践操作，通过实验板和相关器件进行数字电路设计与调试。
实验内容包括逻辑门电路设计、计数器设计、状态机设计等。
实验步骤：
1. 熟悉实验板和相关器件，了解数字电路设计的基本原理和方法；
2. 根据实验要求，设计逻辑门电路并进行仿真验证；
3. 设计并搭建计数器电路，测试其功能和性能；
4. 进行状态机设计，并对其进行调试和优化；
5. 总结实验过程中遇到的问题和解决方法，对实验结果进行分析和讨论。
实验结果：通过本次实验，我们成功设计并调试了一系列数字电路，包括逻辑门电路、计数器和状态机。
实验结果表明，我们掌握了数字电路设计的基本原理和方法，提高了对数字电路设计的理论和实践能力。
实验结论：本次实验使我们深入理解了数字电路设计的原理和方法，提高了我们的实践能力和创新意识。
通过实验，我们不仅学会了数字电路设计的基本技能，还培养了我们的团队合作和问题解决能力。
这些都为我们未来的学习和工作打下了坚实的基础。
总结：通过本次实验，我们深刻体会到了实践是检验理论的最好方法。
只有通过实际操作，我们才能真正理解数字电路设计的原理和方法，提高我们的实践
能力和创新意识。
希望通过今后的实验学习，我们能不断提高自己的技能和能力，为将来的学习和工作打下坚实的基础。
数电实验报告数码管显示控制电路设计
数电实验报告数码管显示控制电路设计实验目的：设计一个数码管显示控制电路，实现对数码管的显示控制。
实验器材：数码管、集成电路、电阻、开关、电源等。
实验原理：数码管是一种用它们来显示数字和字母的一种装置。
它由几个独立的发光二极管组成，每个数字由不同的发光二极管的组合表示。
对数码管的显示控制通常使用多路复用技术实现，即通过控制数码管的分段和共阴极或共阳极来实现不同数字的显示。
实验步骤：1.确定数码管的类型和接线方式。
本实验中使用共阳数码管，数码管共阳极通过电阻连接到正极电源。
2.选取适当的集成电路作为显示控制电路。
本实验中选择CD4511作为显示控制芯片，它可以实现对4位共阳数码管的显示控制。
3.连接电路。
将4位共阳数码管的阳极分别连接到CD4511芯片的A、B、C和D端口，共阴极连接到电源正极。
将CD4511芯片的输入端口IN1、IN2、IN3和IN4连接到微控制器的输出端口，控制微控制器输出的电平来选通不同的数码管。
4.设置微控制器的输出。
通过编程或手动设置微控制器的输出端口来控制数字的显示。
根据需要显示的数字，将相应的输出端口设置为高电平，其余端口设置为低电平。
通过适当的延时控制，便可以实现数字的连续显示。
实验结果与分析：经过上述步骤完成电路搭建后，我们可以通过改变微控制器的输出端口来控制数码管的显示。
当我们设置不同的输出端口为高电平时，相应的数码管会显示对应的数字。
通过适当的延时控制，我们可以实现数字的连续显示，从而实现对数码管的显示控制。
实验结论：通过本次实验，我们成功地设计并实现了一个数码管显示控制电路。
通过对微控制器输出端口的控制，我们可以实现对数码管的数字显示控制。
这对于数字显示系统的设计和开发具有重要意义。
实验心得：通过本次实验，我对数码管的显示控制有了更深入的了解。
数码管作为一种常见的数字显示装置，广泛应用于各种电子设备中。
掌握其显示控制原理和方法对于电子技术爱好者来说至关重要。
通过实际操作，我对数码管显示控制电路的设计和实现有了更深入的认识，同时也提高了我对数字显示系统的理解和设计能力。
数字电路课程设计报告
数字电路课程设计报告数字电路课程设计报告(3篇)在经济发展迅速的今天，报告使用的频率越来越高，不同的报告内容同样也是不同的。
在写之前，可以先参考范文，下面是小编帮大家整理的数字电路课程设计报告，仅供参考，欢迎大家阅读。
数字电路课程设计报告1摘要：本文着眼于目前普遍应用在城市道路上的交通灯控制系统，设计了一个东西方向和南北方向十字路口的交通灯控制电路。
进行交通灯状态变换的分析和交通灯总体框架的设计。
关键词：交通灯控制电路 proteus 仿真电路设计1引言1.1设计任务首先设计让倒计时显示器按规律运行的电路，再通过倒计时电路的信号来控制交通灯按4 种状态循环变换。
电源电路采用9V 变压器、整流桥和稳压管，使220V 的交流电转换为5V 的直流电。
4Hz 方波脉冲由555 定时器产生，再由74LS193 实现4 分频，最终输出1Hz 的脉冲信号；用两块74LS193 实现倒计时，一块显示十位，一块显示个位，用2 个D 触发器74HC74实现30s，20s，5s 时间的转换；利用倒计时电路控制4 个状态。
最后通过74LS138 和相应的逻辑门实现对交通灯亮灭的控制。
1.2 要求设计一个东西方向和南北方向十字路口的交通灯控制电路。
要求如下：（1）南北方向（主干道）车道和东西方向（支干道）车道两条交叉道路上的车辆交替运行，主干道每次通行时间都设为30s、支干道每次通行间为20s；（2）东西方向、南北方向车道除了有红、黄、绿灯指示外，每一种灯亮的时间都用显示器进行显示（采用倒计时的方法）；（3）在绿灯转为红灯时，要求黄灯先亮5s 钟，才能变换运行车道；（4）黄灯亮时，要求每秒闪亮一次；（5）同步设置人行横道红、绿灯指示。
（6）设计相关提示：所设计的交通路口为一十字路口，不涉及左右转弯问题2 交通灯控制电路分析2.1交通灯运行状态分析交通灯控制电路，要求每个方向有三盏灯，分别为红、黄、绿，配以红、黄、绿三组时间到计时显示。
数字电路课程设计报告精选3篇整理
让知识带有温度。
数字电路课程设计报告精选3篇整理数字电路课程设计报告精选3篇随着社会一步步向前进展，报告使用的频率越来越高，报告包含标题、正文、结尾等。
那么报告应当怎么写才合适呢？以下是我整理的数字电路课程设计报告，仅供参考，欢迎大家阅读。
数字电路课程设计报告1一、设计目的温度是日常生活中无时不在的物理量，温度的掌握在各个领域有着广泛乐观的意义。
如温室的温度掌握等。
另外随着数字电子技术的快速进展，将模拟电量转换成数字量输出的接口电路A/D转换器是现实世界中模拟信号向数字信号的桥梁。
在以往的A/D器件采样掌握设计中，多数是以单片机或CPU为掌握核心，虽然编程简洁，掌握敏捷，但缺点是掌握周期长，速度慢。
单片机的速度极大的限制了A/D高速性能的利用，而FPGA的时钟频率可高达100MHz以上。
本设计进行时序掌握、码制变换，具有开发周期短，敏捷性强，通用力量好，易于开发、扩展等优点。
二、设计的基本内容本次设计主要是基于FPGA+VHDL的温度掌握系统，可编程器件FPGA和硬件描述语言VHDL的使用使得数字电路的设计周期缩短、难度削减。
设计采纳模块化思路，包括四个模块FPGA掌握ADC0809模块、分频模块、数据传输模块、元件例化模块,再加以整合实现整个系统，达到温度掌握的目的。
基于FPGA的信号采集系统主要有：A/D转换器，FPGA，RS232第1页/共3页千里之行，始于足下。
通信。
A/D转换器对信号进行会采集，A/D内部集成了采样、保持电路，可有效的降低误差，削减外围电路的设计，降低系统的功耗。
A/D在接受到指令后进行采集，FPGA采集掌握模块首先将采集到的通过A/D转换城的数字信号引入FPGA，而后对数字信号送往算法实现单元进行处理，并存于FPGA内部RAM中。
1.试验设计指标及要求：1.1课题说明：在体育竞赛、时间精确测量等场合通常要求计时精度到1%秒（即10 ms）甚至更高的计时装置，数字秒表是一种精确的计时仪表，可以担当此任。
数电课程设计(血型遗传规律分析电路)报告精选全文完整版
可编辑修改精选全文完整版课程设计课程名称：数字电子技术设计题目：血型遗传分析电路院系：指导教师：专业：学号：姓名：年月日目录No table of contents entries found.第一章设计目的1.本实验设计的研究目的主要是帮助学生掌握组合逻辑电路的分析和计算方法，培养学习专业知识能力。
2.通过血型遗传规律分析电路的设计，使学生在查阅资料、设计方案、参数选择、电路制作、系统调试等方面得到训练，并使学生在电路设计方面具有进一步发挥的余地。
3.根据遗传学中血型遗传规律，设计一种血型遗传规律分析电路。
使用时，只要按钮输入一组父母的血型，仪器能立即显示出子女可能的血型第二章设计要求1、根据电路设计指标的要求，本次设计血型遗传规律分析电路考虑由常用的TTL集成电路设计，由译码电路、按钮控制输入电路、译码显示电路等组成，用探针作为显示指示灯，显示子女的可能的血型。
图1 血型遗传规律分析电路设计方框图方案：血型遗传规律分析电路由两片74LS138译码器，若干与非门完成；方案材料表序号元器件名称规格型号数量备注1 3,8线译码器74LS138D 22、方案要经济实惠，还要更加直观方便的实现电路的功能，元件尽量少，连线布置更简单，维修方便。
第三章总体方案本设计用两片74LS138 线译码器以及逻辑门设计了一种血型遗传分析电路，电路中用单刀双掷开关控制输入端的高低电平来表示父母的血型情况，用灯泡的亮灭代表子女的可能的血型。
实现了输入父母血型就可以实现子女可能血型的设计。
通过用multisim的逻辑电路的仿真成功完成了电路测试。
血型遗传规律分析电路总原理图如图所示：图2 血型遗传电路原理图其主要功能为实现血型遗传规律的电路设计，电路主要由单刀双掷开关、3,8线译码器、与非门、探针组成.其工作原理如下：AB 代表父亲血型，CD代表母亲血型，则一共有16种血型配对的可能，所以本实验采用两片74LS138（译码器）级联，可完成4输入16输出功能血型配对真值表如下：在电路设计上，我们从子女的血型可能性入手，设计输出六组信号，每一组代表在父母的血型影响下孩子可能出现的血型根据设计指标中提供的血型配对表格,可多得到以下结果：实验电路图中对应的 ProdeX1 代表——B型和O型。
数电课程设计报告
数电课程设计报告 The following text is amended on 12 November 2020.《基于FPGA的洗衣机电机正反转控制器》学院：信息与控制工程学院专业：电子信息工程班级：姓名：学号：2014年7月目录1.设计任务与要求........................................................ . (1)2.设计思路........................................................ (1)3.设计原理及方案....................................................................... (2)4.总结与讨论........................................................................... (14)一、设计任务及要求：1．控制洗衣机的电机作如下周期性运转，正转4S――暂停2S――反转4S――暂停2S，用8位七段数码管显示自己学号的后四位（显示在从左边数第一个到第四个数码管上）、定时时间（两位，单位：分钟，显示在第五个和第六个数码管上）,剩余时间（两位，单位：分钟，显示在第七个和第八个数码管上2．洗衣机控制器的工作过程为：(1)上电后显示自己学号的后四位，在运行中不变；初始洗涤时间为10分钟，在开始前可用S1和S2按键设置总的工作时间，确定洗衣机控制器定时工作时间。
(按下并松开S1定时时间增加一分钟，按下并松开S2定时时间减少一分钟，时间范围为：00~30分钟)(2)设定好定时时间后，按下并松开S3(按下时S3=0，松开时S3=1)，启动控制器，整个系统开始运行；再次按下并松开S3，停止运行；再次按下并松开S3继续运行；按下并松开S4则回到上电初始状态。
其他两个按键不起作用。
数电课程设计报告数字钟的设计
数电课程设计报告第一章设计背景与要求设计要求第二章系统概述设计思想与方案选择各功能块的组成工作原理第三章单元电路设计与分析各单元电路的选择设计及工作原理分析第四章电路的组构与调试遇到的主要问题现象记录及原因分析解决措施及效果功能的测试方法,步骤,记录的数据第五章结束语对设计题目的结论性意见及进一步改进的意向说明总结设计的收获与体会附图电路总图及各个模块详图参考文献第一章设计背景与要求一．设计背景与要求在公共场所,例如车站、码头,准确的时间显得特别重要,否则很有可能给外出办事即旅行袋来麻烦;数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确度和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用;数字钟是一种典型的数字电路,包括了组合逻辑电路和时序电路;设计一个简易数字钟,具有整点报时和校时功能;1以四位LED数码管显示时、分,时为二十四进制;2时、分显示数字之间以小数点间隔,小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时;3整点报时采用蜂鸣器实现;每当整点前控制蜂鸣器以低频鸣响4次,响1s、停1s,直到整点前一秒以高频响1s,整点时结束;4才用两个按键分别控制“校时”或“校分”;按下校时键时,是显示值以0~23循环变化；按下“校分”键时,分显示值以0~59循环变化,但时显示值不能变化;二．设计要求电子技术是一门实践性很强的课程,加强工程训练,特别是技能的培养,对于培养学生的素质和能力具有十分重要的作用;在电子信息类本科教学中,课程设计是一个重要的实践环节,它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容;通过本次简易数字钟的设计,初步掌握电子线路的设计、组装及调试方法;即根据设计要求,查阅文献资料,收集、分析类似电路的性能,并通过组装调试等实践活动,使电路达到性能要求;第二章系统概述设计思想与方案选择方案一 ,利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示;方案二,利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示;由于方案一通过数电的学习我们都比较熟悉,而方案二比较复杂,涉及到比较多我们没学过的内容,所以选择方案一来实施;简易数字钟电路主体部分是三个计数器,秒、分计数器采用六十进制计数器,而时计数器采用二十四进制计数器,其中分、时计数器的计数脉冲由校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号;计数器的输出通过七段译码后显示,同时通过数值判断电路控制蜂鸣器报时;各功能块的组成分频模块,60进制计数器模块,24进制计数器模块,4位显示译码模块,正点报时电路模块,脉冲按键消抖动处理模块工作原理一．简易数字钟的基本工作原理是对1Hz标准频率秒脉冲进行计数;当秒脉冲个数累计满60后产生一个分计数脉冲,而分计数脉冲累计满60后产生一个时计数脉冲,电路主要由3个计数器构成,秒计数和分计数为六十进制,时计数为二十四进制;将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号;1Hz的脉冲作为秒计数器的输入,这样实现了一个基本的计时装置;通过4位显示译码模块,可以显示出时间;时间的显示范围为00时00分~23时59分;二．当需要调整时间时,可使用数字钟的时校正和分校正进行调整,数字钟中时、分计数器都有两个计数脉冲信号源,正常工作状态时分别为时脉冲和分脉冲；校正状态时都为5~10Hz的校正脉冲;这两种状态的切换由脉冲按键控制选择器的S 端来实现;为了更准确的设定时间,需要对脉冲按键进消抖动处理;三．电路在整点前10 秒钟内开始控制蜂鸣器报时,可采用数字比较器或逻辑门判断分、秒计数器的状态码值,以不同频率的脉冲控制蜂鸣器的鸣响;第三章单元电路设计与分析各单元电路的选择1分频模块,设计一个8级倍率为10 的分频电路,输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%的脉冲信号;260进制计数器模块,采用两片74161级联;324进制计数器模块,采用两片74161级联;44位显示译码模块,由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;其中4位计数器用74161,数据选择器用74153,七段显示译码器部分采用AHDL硬件描述语言设计;5正点报时电路模块,该模块采用与门和数据选择器74153构成6脉冲按键消抖动处理模块,采用D触发器实现消抖动,从而能够比较精确地设定时间;设计及工作原理分析1分频模块要输出8级频率差为10倍的分频电路,可采用十进制计数器级联实现;集成十进制计数器的类型很多,比较常用的有74160、74162、74190、74192和7490等;这里采用7490来实现分频,7490是二-五-十进制加计数器,片上有一个二进制计数器和一个异步五进制计数器;QA是二进制加计数器的输出,QB、QC、QD是五进制加计数器的输出,位序从告到低依次为D,C,B;该分频器一共用到7片7490,初始信号输入到第一片7490的CLKB 端口,QD输出端连接到CLKA端,作为输入,从QA引出1MHz的output端口,并引线到第二片7490的CLKB端口,依此类推,直到第七片7490连接完成如附图所示;每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数,从而实现分频;分频模块图如图所示分频模块内部结构图如下图所示260进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入,与非门输出分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN,ENT 和ENP接高电平;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0101即0到5六个状态码的计数,当上面一片状态为0101时,LDN为低电平,此时计数器为0000;这样子通过两片74161就实现了一个六十进制计数器;下图为六十进制计数器模块的示意图由六十进制计数模块构成的秒分计数如下图,下面那块六十进制技术模块表示为妙,上面那块六十进制计数模块表示为分;当妙计数模块的状态为0101 1001时,向分计数模块进位, 即通过74153M的输入C1,此时74153M输出接到分计数模块的输入端 ,通过74153M作为选择器,实现进位控制;324进制计数器模块采用两片74161级联,如图,下面一片74161做成十进制的,初始脉冲从CLK输入,ENT和ＥＮＰ都接高电平,而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QB非门的一个输入通过输出连接到自身的LDN,ENT 和ENP接高电平,并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN;下面一片实现从0000到1001即0~9十个状态码的计数,当下面一片为1001状态时,自身的LDN为低电平,此时QD,QC,QB,QA的状态恢复到0000,即从0开始从新计数,而上面一片74161的CLK电平改变,上面一片74161开始计数为0001,实现从0000~到0010即0到2三个状态码的计数,当上面一片状态为0010即2时,下面一片状态为0100即4时,两块74161的CLRN为低电平,此时两块74161的状态都为0000,即实现了23时过后显示00时;这样子通过两片74161就实现了一个24进制计数器;下图为24进制计数器模块示意图由二十四进制计数模块构成的时计数模块如图,下面那块六十进制技术模块表示为分,上面那块24进制计数模块表示为时;当分计数模块的状态为0101 1001时,向时计数模块进位, 即通过74153M的输入C1,此时74153M输出接到时计数模块的输入端 ,通过74153M作为选择器,实现进位控制;二十四进制计数模块构成的时计数模块44位显示译码模块由分频器,计数器,数据选择器,七段显示译码,3-8线译码器构成一个4位LED数码显示动态扫描控制电路;4位计数器由74161构成;如下图所示74161构成的4位计数器数据选择器采用两片74153 和一片74153M两片74153实现连在一起实现对四个数字的选择,而一片74153M实现对小数点的选择;如下图所示74153M构成的数据选择器两片74153构成的数据选择器七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个四位显示译码模块如图所示5正点报时电路模块该模块采用与门和数据选择器74153构成,如下图所示;7个输入端口的与门控制A,当时间在59分51s,53s,55s,57s,59s的时候,A为高电平1,当秒的个位数为9时,B为高电平1,A为1,B为0时,输出C1低频率信号,A为1,B为1时输出C3高频率信号,实现整点的不同频率的报时电路;整点报时电路模块6脉冲按键消抖动处理模块采用D触发器实现消抖动,从而能够精确地设定时间;校正状态为5HZ的校正脉冲,分频器输出的10HZ通过T触发器得到5HZ的校正脉冲;如图脉冲按键消抖动处理模块通过T触发器得到的5HZ校正脉冲第四章电路的组构与调试遇到的主要问题1在用74161做二十四进制计数器时,没有深入考虑,打算采用第一片六进制,第二片四进制级联而成,结果出现问题;2时、分调整按键没有安装消抖动装置;3在设置简易数字钟的分时,时计数器也会进;现象记录及原因分析1虽然也能够计数实现二十四进制,但是不能与七段显示译码器配合使用,不能显示直观的数值,这样给用户带来不便;2在下载调试的时候,我要进行时分调整,但是有时按一下子脉冲键会进两个数值,这样子给时分的设置带来了麻烦,原因是按键没有采用消抖动装置;3在调试的时候,打算通过按键调整分,但是发现时计数器也会进位,这就不符合要求了,原因是调整分时,各计数器都按正常状况在计数,所以会按正常情况产生进位;解决措施及效果1仍然采用两片74161,第一片可以从0~9,第二片只能从0~2,而且当第二片为2的时候,第一片到4的话就都清零复位,这样不仅实现了二十四进制计数器,而且能与七段显示译码器配合使用,直观的显示数字;2在脉冲控制按键上加上了D触发器,这样子可以达到消抖动的效果;3加上选择器,把两路信号分开,当调整分的时候,不对时计数器产生进位,这样子就不会产生十进位了,解决了这个问题;功能的测试方法、步骤,记录的数据1简易数字钟的测试,将电路图连好后,分析与综合,仿真,编译,下载到仪器上,表示秒的小数点按1Hz,占空比50%跳动,分从0~59计数,分过了59后,向时计数器进1;2整点点报时功能的测试,到了整点,即59分51s,53s,55s,57s时蜂鸣器低频率间断性鸣响,59分59秒时,蜂鸣器高频率鸣响一次;3时、分调整功能的测试,按分调整键,分按一定的频率逐次加一,但是时显示不变；按时调整键,时按一定的频率逐次加一,但是分显示不变;第五章结束语对设计题目的结论性意见及进一步改进的意向说明简易数字钟的设计中,主要运用了分频器,六十进制计数器,二十四进制计数器,动态扫描显示电路,选择器,按键消抖以及门电路等数字电路方面的知识;可以在简易数字钟的基础上加上24小时和12小时转换功能,秒表功能,闹钟功能,这样更能满足人们的使用需求;总结设计的收获与体会简易数字钟的设计及实验当中,我坚持了下来,上学期的数电我学的并不好,而且对软件应用的接受能力不强,刚开始的时候做的很慢,看到别人都做好了,心里比较着急,于是,我找出了数电课本,复习所涉及的知识点,并练习所学软件,终于有了进步,可以更上同学们的进度,但数字钟的设计一直困扰我,看到别人拓展功能都做好了,自己基本的都还没做好,心里很急;在设计的过程中,碰到了很多的困难,遇到了很多问题,不断地思考与尝试,以及向同学和老师请教,但还是没能完全设计好,以后有时间还得多去实验室尝试,争取做好一些拓展功能;通过这次设计,对上学期学习的数字电路的相关知识得到了复习和巩固,也查阅了一些相关的资料,也加深了我对数字电路应用的理解,总之这次的电子技术课程设计受益匪浅;参考文献：基于FPGA的数字电路系统设计西安电子科技大学出版社数字电子技术基础电子工业出版社数字电路与逻辑设计实验及应用人民邮电出版社附图1.分频模块分频器仿真波形下图为分频器线路图2.60进制计数器模块60进制计数器仿真波形3.24进制计数器模块24进制计数器仿真波形4. 4位显示译码模块七段显示译码器模块七段显示译码器部分采用AHDL硬件描述语言设计,语句如下：subdesign ymqdata_in3..0 :input;a,b,c,d,e,f,g :output;begintabledata_in3..0 =>a,b,c,d,e,f,g;b"0000" =>1,1,1,1,1,1,0;b"0001" =>0,1,1,0,0,0,0;b"0010" =>1,1,0,1,1,0,1;b"0011" =>1,1,1,1,0,0,1;b"0100" =>0,1,1,0,0,1,1;b"0101" =>1,0,1,1,0,1,1;b"0110" =>0,0,1,1,1,1,1;b"0111" =>1,1,1,0,0,0,0;b"1000" =>1,1,1,1,1,1,1;b"1001" =>1,1,1,0,0,1,1;b"1010" =>1,1,1,0,1,1,1;b"1011" =>0,0,1,1,1,1,1;b"1100" =>1,0,0,0,1,1,0;b"1101" =>0,1,1,1,1,0,1;b"1110" =>1,0,0,1,1,1,1;b"1111" =>1,0,0,0,1,1,1;end table;end;整个4位显示译码模块四位显示译码模块。
数字电路设计实验报告
数字电路设计实验报告实验目的：通过数字电路设计实验，掌握数字电路的基本原理和设计方法，提高学生的实际动手能力和创新能力。
实验内容：1. 半加器的设计与测试2. 全加器的设计与测试3. 4位全加器的设计与测试实验步骤：1. 半加器的设计与测试半加器是最简单的加法器件，由XOR门和AND门构成。
首先根据半加器的真值表，设计出电路原理图，并使用Multisim软件进行模拟验证。
接着，搭建实际电路，连接信号发生器和示波器，输入不同的输入信号，观察输出结果，并记录实验数据。
2. 全加器的设计与测试全加器是实现多位数相加必不可少的组件，由两个半加器和一个OR门构成。
根据全加器的真值表，设计电路原理图，并进行Multisim 模拟验证。
接着，搭建实际电路，连接信号发生器和示波器，输入不同的输入信号组合，观察输出结果，记录实验数据。
3. 4位全加器的设计与测试利用已经设计好的全加器单元，进行4位数相加的实验。
将4个全加器连接起来，形成4位全加器电路，输入两个4位二进制数，观察输出结果。
通过实验验证4位全加器的正确性，并记录实验数据。
实验结果分析：经过实验验证，半加器、全加器和4位全加器电路均能正确实现加法运算，输出结果符合预期。
通过实验，加深了对数字电路原理的理解，掌握了数字电路设计的基本方法。
这对于今后的学习和工作都具有重要意义。
结论：通过本次数字电路设计实验，我深入了解了数字电路的原理和设计方法，提高了实际动手能力和创新能力。
数字电路设计是电子信息类专业的重要实践环节，通过不断的实践和探索，相信我能够更加扎实地掌握数字电路设计知识，为将来的研究和工作打下坚实基础。
愿未来的路上能够越走越宽广，越走越稳健。
数电设计实验报告
一、实验目的1. 熟悉数字电路的基本组成和设计方法。
2. 学习组合逻辑电路和时序逻辑电路的设计与实现。
3. 掌握Verilog HDL语言进行数字电路的设计与仿真。
4. 提高数字电路分析与设计能力。
二、实验内容本次实验主要设计一个数字钟电路，要求实现以下功能：1. 显示时、分、秒，时间周期为24小时。
2. 时间基准为1秒对应1Hz的时钟信号。
3. 可通过按键进行校时。
三、实验原理数字钟电路主要由以下部分组成：1. 振荡器：产生基准时钟信号。
2. 分频器：将基准时钟信号分频，得到1Hz的时钟信号。
3. 计数器：对1Hz的时钟信号进行计数，实现秒、分、时的计时。
4. 显示器：将计时结果显示出来。
5. 校时电路：通过按键进行校时操作。
四、实验步骤1. 使用Verilog HDL语言编写数字钟电路的代码。
2. 使用ModelSim进行仿真，验证电路功能。
3. 将代码编译并下载到FPGA芯片上。
4. 在FPGA开发板上进行实验，测试电路功能。
五、实验代码```verilogmodule digital_clock(input clk, // 基准时钟信号input rst_n, // 复位信号，低电平有效 input set, // 校时按键output [5:0] h, // 时output [5:0] m, // 分output [5:0] s // 秒);reg [23:0] counter; // 计数器reg [23:0] h_counter; // 时计数器reg [23:0] m_counter; // 分计数器reg [23:0] s_counter; // 秒计数器// 时计数器always @(posedge clk or negedge rst_n) beginif (!rst_n) beginh_counter <= 24'd0;end else beginif (counter >= 24'd86400) beginh_counter <= h_counter + 24'd1;counter <= 24'd0;end else begincounter <= counter + 24'd1;endendend// 分计数器always @(posedge clk or negedge rst_n) begin if (!rst_n) beginm_counter <= 24'd0;end else beginif (h_counter >= 24'd24) beginm_counter <= m_counter + 24'd1; h_counter <= 24'd0;end else beginm_counter <= m_counter + 24'd1; endendend// 秒计数器always @(posedge clk or negedge rst_n) begin if (!rst_n) begins_counter <= 24'd0;end else beginif (m_counter >= 24'd59) begins_counter <= s_counter + 24'd1;m_counter <= 24'd0;end else begins_counter <= s_counter + 24'd1;endendend// 时、分、秒输出assign h = h_counter[5:0];assign m = m_counter[5:0];assign s = s_counter[5:0];endmodule```六、实验结果1. 仿真结果：使用ModelSim对代码进行仿真，验证电路功能。
数电项目实验报告(3篇)
第1篇一、实验目的1. 理解数字电路的基本概念和组成原理。
2. 掌握常用数字电路的分析方法。
3. 培养动手能力和实验技能。
4. 提高对数字电路应用的认识。
二、实验器材1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 短路线5. 电阻、电容等元器件6. 连接线三、实验原理数字电路是利用数字信号进行信息处理的电路，主要包括逻辑门、触发器、计数器、寄存器等基本单元。
本实验通过搭建简单的数字电路，验证其功能，并学习数字电路的分析方法。
四、实验内容及步骤1. 逻辑门实验（1）搭建与门、或门、非门等基本逻辑门电路。
（2）使用数字信号发生器产生不同逻辑电平的信号，通过示波器观察输出波形。
（3）分析输出波形，验证逻辑门电路的正确性。
2. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察触发器的输出波形。
（3）分析输出波形，验证触发器电路的正确性。
3. 计数器实验（1）搭建异步计数器、同步计数器等基本计数器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察计数器的输出波形。
（3）分析输出波形，验证计数器电路的正确性。
4. 寄存器实验（1）搭建移位寄存器、同步寄存器等基本寄存器电路。
（2）使用数字信号发生器产生时钟信号和输入信号，通过示波器观察寄存器的输出波形。
（3）分析输出波形，验证寄存器电路的正确性。
五、实验结果与分析1. 逻辑门实验通过实验，验证了与门、或门、非门等基本逻辑门电路的正确性。
实验结果表明，当输入信号满足逻辑关系时，输出信号符合预期。
2. 触发器实验通过实验，验证了D触发器、JK触发器、T触发器等基本触发器电路的正确性。
实验结果表明，触发器电路能够根据输入信号和时钟信号产生稳定的输出波形。
3. 计数器实验通过实验，验证了异步计数器、同步计数器等基本计数器电路的正确性。
实验结果表明，计数器电路能够根据输入时钟信号进行计数，并输出相应的输出波形。
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数字电子技术课程设计
学院：物理与信息工程学院专业：电子信息工程
姓名：杨溢
学号：112207301118
指导老师：
目录
一.设计题目 (3)
二.设计目的 (3)
三.设计要求 (3)
四.设计框图 (3)
五.电路及原理 (4)
六．组装与调试 (5)
七．收获与体会 (6)
八.参考文献 (6)
九．附录 (6)
一.设计题目：
智力竞赛抢答装置
二.设计目的：
（1）.学习数字电路中D触发器，分频电路，多谐振荡器，CP时钟脉冲源等单元电路的综合运用。
（2）.熟悉智能抢答器的工作原理。
（3）.了解简单数字系统试验，调试及故障排除方法。
三．设计要求：
提供4人用智力竞赛抢答装置，先抢答者对应灯亮。
其他人再抢答无效。
清零后继续抢答。
四．设计框图:
下图为智力抢答器电路的逻辑图。
智力抢答器电路的逻辑图
五.电路及原理:
(1).脉冲产生电路:
振荡电路应能输出的频率分别为1kz和1hz，幅度为5v伏的时钟脉冲，故可用与非门，滑动变阻器，电容等构成。
（2）分频电路：
该电路如图中两个D触发器构成，通过检0信号控制秒脉冲输入。
（3）.控制电路：
该电路由74ls175 等原件构成，当信号灯摸一个输出为“1”时，封锁D触发器的CP脉冲输入，控制其他等亮，同时通过S键使触发器复位，信号灯全部熄灭，表示抢答无效。
（4）.译码显示电路：
通过LED灯来显示抢答的对象。
如图上图所示：六.组装与调试：
（1）.组装与调试：
将上述电路的几部分连接，再按照逻辑框图和上述总电路连接。
再按照要求进行试验，看是否满足抢答器的要求。
（2）.问题：
在实验中遇到的问题主要是滑动变阻器的阻值过大或者是电路中的电容选择不合理，导致电路中LED亮的延时较高以至于不能满足要求。
其次就是理论不过关，有些小常识不知道，加上实践中的不仔细导致线路出问题，以至于不能使电路得到自己想要的结果……
(3)解决方案：
遇到延时较长时，自己赖心检查电路，发现问题解
决问题。
实在不行就通过请教老师和虚心请教同学解决问题。
七.收获与体会：
通过这次的数电设计，是我的数电基础知识得到巩固，同时使我认识到理论基础知识很重要，也使的我懂的实验与创新的意义。
在实验中的失败是我认识到，在实验中绝对要认真，马虎会对实验造成严重后果。
同时老师的细心教导使我们对实验的设计兴趣更浓，更加验证了我们的能力。
八参考文献：
1.余孟尝，数字电子技术基础，高等教育出版社；
2.操长茂，胡小波，电工电子技术基础实验，华中科技大学出版社。
九.附录：
使用器件：
74ls175,74ls20,74ls74,74ls00各一片。