Xilinx FPGA全局时钟资源的使用方法
FPGA的时钟输入研究与实现
FPGA的时钟输入研究与实现摘要:本文以xilinx公司的7系列FPGA为例，对FPGA的输入时钟信号进行讲述并使用LVDS、LVPECL格式信号进行验证。
0引言FPGA常用于系统内接口转换、信号处理等，其中时钟作为FPGA工作的基本要素在设计时应注意其电平格式、信号速率等因素，而晶振、时钟管理芯片等输出信号格式多种多样，本文讲述了FPGA输入时钟的设计并对其进行验证。
1 时钟的电平格式用于FPGA的时钟常见的单端电平格式LVCOMS、LVTTL，差分电平格式有LVDS、LVPECL、CML等。
单端电平格式LVCOMS格式低电平约为0.35×VCCO以下，高电平约为0.65×VCC以上，xilinx公司7系列FPGA的VCCO常用值为1.2V、1.5V、1.8V、2.5V、3.3V；单端电平格式LVTTL低电平为0.8V以下，高电平为2V以上。
差分电平格式LVDS特点为低功耗、宽范围的共模电压，信号的驱动器内常为3.5mA电流源，接收器的输入阻抗很高，所以需在接收器处增加100欧姆的中断电阻，形成350mV的差分电压，接收器输入差分门限常为100mV以上。
差分电平格式LVPECL特点为速率高、功耗大、驱动能力强，在使用时需设计匹配电路进行使用，电路相对复杂。
差分电平格式CML特点为速率高（与LVPECL相当）、内部集成了终端匹配电路，电路简单。
2 FPGA的输入要求xilinx公司7系列FPGA的时钟输入支持单端输入也支持差分输入。
在使用单端输入时，建议通过MRCC的P端引脚输入作为全局时钟，输入时钟的电平与bank的VCCO电源匹配，单端输入电平要求如表1所示。
表1 单端输入时钟电平要求差分时钟要求的格式为LVDS格式，7系列中有HR与HP两种bank，在使用时应注意其bank的电压与约束的电平匹配，其时钟输入要求如表2所示。
当bank电压不匹配时，仅输入的信号可以约束为LVDS_25或LVDS，此时需在软件中关闭终端电阻并且在外部增加100欧姆终端电阻。
BUFG和IBUFG的使用教案资料
B U F G和I B U F G的使用BUFG,IBUFG的使用目前，大型设计一般推荐使用同步时序电路。
同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。
为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。
FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。
为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。
与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等，如图1所示。
1. IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。
所有从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。
IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多种格式的IO标准。
G 单2. IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。
IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。
3. BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA 内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。
4. BUFGCE是带有时钟使能端的全局缓冲。
fpga数字时钟课程设计
fpga数字时钟课程设计FPGA数字时钟课程设计随着科技的不断发展，数字时钟已经成为现代人生活中必不可少的物品。
数字时钟的准确性和便捷性吸引了越来越多的人使用。
而现在，我们可以通过FPGA数字时钟课程设计来实现一个高精度的数字时钟。
FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现各种不同的功能。
数字时钟的实现也可以通过FPGA来完成。
在FPGA数字时钟课程设计中，我们需要先确定时钟的基础部分。
时钟的基础部分由时钟信号产生器、时钟分频器、时钟计数器和时钟显示器组成。
时钟信号产生器需要产生一个稳定的时钟信号，以供后续的计数器和分频器使用。
我们可以通过FPGA中的时钟模块来产生一个稳定的时钟信号。
接下来，时钟分频器需要将时钟信号分频，使得计数器可以进行精确的计数。
分频器的分频系数可以通过FPGA中的数码开关进行设置。
然后，时钟计数器需要根据分频器的设定进行精确的计数。
计数器的计数值可以通过FPGA中的计数器模块进行设置。
时钟显示器需要将计数器的计数值进行显示。
我们可以通过FPGA 中的数码管模块来实现时钟的显示功能。
除了基础部分，我们还可以通过添加更多的功能来完善数字时钟。
例如，我们可以添加闹钟功能、日期显示功能等，以增加数字时钟的实用性。
在FPGA数字时钟课程设计中，我们可以使用VHDL（VHSIC Hardware Description Language）语言进行编程。
VHDL是一种硬件描述语言，可以用于FPGA和ASIC的设计。
通过编写VHDL 程序，我们可以实现数字时钟的各种功能。
FPGA数字时钟课程设计是一个非常有趣和实用的课程项目。
通过这个项目，我们可以深入了解数字时钟的工作原理，熟悉FPGA的编程方法，同时也可以锻炼自己的编程能力。
fpga 时钟切换 方法
fpga 时钟切换方法As an FPGA engineer, one of the most critical aspects of designing a system is managing the clock signals. 作为FPGA工程师，系统设计中最关键的一个方面就是时钟信号的管理。
There are various methods for clock switching in FPGA designs. 在FPGA设计中有多种时钟切换的方法。
One commonly used method is clock muxing, which involves using multiplexers to select between different clock sources based on certain conditions. 其中一个常用的方法是时钟多路复用，它需要使用多路复用器根据特定条件来选择不同的时钟源。
Another method is the use of phase-locked loops (PLLs) to generate clock signals with different frequencies. 另一种方法是使用锁相环（PLL）来生成不同频率的时钟信号。
In some cases, clock signals may need to be synchronized across different clock domains, which requires careful consideration of clockdomain crossing techniques. 在某些情况下，时钟信号可能需要在不同的时钟域之间进行同步，这就需要仔细考虑时钟域交叉技术。
When implementing clock switching, it is crucial to consider factors such as clock skew, jitter, and timing constraints to ensure proper functioning of the design. 在实现时钟切换时，必须考虑时钟偏移、抖动和时序约束等因素，以确保设计的正常工作。
基于Xilinx FPGA的时钟管理设计与实现
Ｏ 引
一
言
率合 成器 （ Ｆ ） 数 字 移 相 器 （ Ｓ 和 数 字 频 谱 扩 展 器 Ｄ Ｓ、 ＤＰ ）
（ Ｓ ＤＳ ）。
个 复 杂 电 子 系 统 ， 部 需 要 多 个 时 钟 源 ， 且 各 时 内 并
ＤＬ Ｌ主要 由 １ 延 时 线 和控 制 逻 辑组 成 。延 时 线对 个 时钟输入 端 Ｃ ＫＩ Ｌ Ｎ产 生 １个 延 时 ， 钟 分 布 网线将 该 时 时 钟 分配到 期 间 内的 各个 寄存 器 和 时钟 反 馈 端 Ｃ ＫＦ 控 Ｌ Ｂ；
ｕ ｅ ｎ ｔ ｅ ｐ ａ ｔ ａ ｅ ｅｏ ｍｅ ｔｏ ＰＧＡ ｙ ａｔ ｒｎ ｈ ｉ ｈ ａ ａ ｔｒ ｓ ｄ ｉ ｈ ｒ ｃ ｉ ｌｄ ｖ ｌ ｐ ｎ ｆＦ ｃ ｂ ｌ ｉｇ ｔ ｅ ｒ ｔｐ ｒ ｍｅ ｅ ． ｅ ｇ
Ｋｅ ｗｏ ｄ ｙ ｒ ｓ： ｆ ｅ ｕ ｎｃ ｕ ｔｐｌｃ ｔ０ ｆｅ ｅ ｙ ｄ ｖｓｏ ＦＰＧ Ａ ｒ ｑ ｅ ｙ ｍ ｌｉ ｉａ ｉ ｎ；ｒ ｑｕ ｎｃ ｉ ｉｉｎ；
Ｄｅ ｉ ｎ ａ ｄ ｉ ｐｌｍ ｅ ｔ ｔｏ ｆｃ ｏ ｋ ｍ ａ ａ ｅ ｅ ｔ ｓｇ ｎ ｍ ｅ ｎ ａ ｉ ｎ ｏ ｌ ｃ ｎ ｇ ｍ ｎ
ｂ ｓ ｄ Ｏ１Ｘｉｉ ｘ ＦＰＧＡ ａｅ １ ｌｎ
Ｆｅ ｇ Ｙａ ｉｏ Ｌｉ ｎ ｈ ｎ ｎｂａ ｕ Ｘｉ ｇｃ ｕｎ
电
子
测
量
技
术
第 ３ ３卷 第 １ Ｏ期
２１ ０ ０年 １ Ｏ月
ＥＬＥＣＴＲ （ Ｎ Ｉ ） Ｃ Ｍ ＥＡ ＳＵ Ｒ ＥＭ ＥＮ Ｔ ＴＥＣ Ｈ Ｎ ０ Ｌ０ Ｃ Ｙ
基 于 Ｘｉｎ Ｐ Ａ 的 时钟 管 理 设 计 与 实 现 ｌ京 航 空 航 天 大 学 电子 信 息 工程 学院 北 京 １ ０ ８ ） ０ ０ ３
fpGa_CPLD设计工具xilinxISE使用详解
1.第一章：FPGA/CPLD简介●FPGA一般是基于SRAM工艺的，其基于可编程逻辑单元通常是由查找表（LUT，look up table）和寄存器（register）组成。
其中内部的查找表通常是4输入的，查找表一般完成纯组合逻辑功能；●Xilinx可编程逻辑单元叫做slice，它由上下两部分组成，每部分都由一个register加上一个LUT组成，被称为LC（logic cell，逻辑单元），两个LC之间有一些共用逻辑，可以完成LC之间的配合工作与级连；●Altera可编程逻辑单元叫做LE（Logic Element，逻辑单元），由一个register加上一个LUT构成；Lattice的底层逻辑单元叫做PFU（programmable Function unit，可编程功能单元），它由8个LUT和9个register组成。
●Ram和dpram/spram/伪双口RAM，CAM（content addressable memory）。
Fpga中其实没有专业的rom硬件资源，实现ROM是对RAM赋初置，并且保存此初值●CAM，即内容地址储存器，在其每个存储单元都包含了一个内嵌的比较逻辑，写入cam的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所以内部数据的地址。
总结：RAM是一种根据地址读/写数据的存储单元；而CAM 和RAM恰恰相反，它返回的是与端口数据相匹配的内部地址。
使用很广，比如路由器中的地址交换表等等●Xilinx块ram大小是4kbit和18kbit两种结构。
Lattice块ram是9kbit●分布式ram适合用于多块小容量的ram的设计；●Dll（delay-locked loop）延迟锁定回环或者pll（phase locked loop）锁相环，可以用以完成时钟的高精度，地抖动的倍频/分频/占空比调整/移相等功能。
Xilinx主要集成的是DLL，叫做CLKDLL，在高端的FPGA中，CLKDLL的增强型模块为DCM （digital clock manager，数字时钟管理模块）。
Xilinx FPGA 设计中的跨时钟域问题
浅谈XLINX FPGA设计中跨时钟域的同步设计问题摘要本文介绍了FPGA设计中的同步设计原则并对FPG A设计中的触发器亚稳态问题进行了阐述本文通过具体的设计实例论证了跨时钟域同步处理的必要性并介绍了一种实现跨时钟域同步处理的方法和其具体电路关键字同步设计异步设计触发器亚稳态时序稳定一同步设计的原则尽量使用同步电路避免使用异步电路这句话是电路设计的几个原则之一同异步设计相比同步设计设计出来的电路更稳定可靠在XILINX FPGA设计中时常有设计人员遇到如下类似的问题设计的电路升级困难可移植性差也就是说一些原本工作正常的电路移植到高端的FPGA中就根本工作不起来了设计的电路一致性差同一电路设计每次布线后工作的结果不同设计的电路时序仿真正常但实际电路上却工作不起来设计的电路极易受毛刺的干扰通常这些类似的问题都于电路的异步设计有关二亚稳态图1 触发器的亚稳态示意图对于触发器当时钟沿到来时其输入要求是稳定的这时其输出也是稳定的但假如时钟沿到来时其输入也正在变化即翻转这时触发器会瞬时进入亚稳态通常触发器对输入信号都有一个建立时间的要求也即setup时间当这一建立时间得不到满足时触发器也会进入瞬时亚稳态如图1通常触发器即使进入亚稳态也会很快进入稳态但其输出值是不定的这有可能对使我们设计的FPGA模块尤其是哪些有复杂状态机的模块产生错误的逻辑对于亚稳态问题我们还应明白亚稳态问题并非指输出结果数据的不确定性而是指输出变化的时序不确定性遵循同步设计的原则有助于解决亚稳态问题使我们设计出稳定可靠的电路模块对于单时钟系统我们可以很方便地设计出稳定易于设计及仿真的同步单一时钟系统但在电信和数据通讯领域中我们设计的系统中往往具有多个时钟往往需要将数据或时序由一个时钟域传到另一个时钟域这类设计的难点在于实现不同时钟域之间数据和时序变化的稳定可靠地传递采用经验证的设计技术可以实现跨时钟域的同步设计进而设计出可靠工作的电路三跨时钟域的异步设计案例本人曾经设计过如下几个模块这些模块中的几个子模块分别工作在各自的时钟域中但在他们之间有着数据和时序的传递在设计这些模块的初始时并没有考虑到跨时钟域时序和数据传递的特殊性使得在系统上使用这些模块时出现过一些较为棘手的问题现把它们列举出来供大家研究模块一名称:芯片配置模块模块功能从平行口接收从PC 机下传的命令和参数产生相应的控制时序完成单板上芯片的配置模块结构框图图2 同步处理前芯片配置模块结构框图各子模块简介模块A 实现同PC 的平行接口PC 机控制程序通过操作并行口各个引脚把各个参数信息如数据地址信息传递到参数控制总线上并且发出相应的命令如start, write 等命令启动下层模块模块B 是一个状态机clk 是状态机的主时钟模块B 根据模块A 传来的命令启动相应的状态机完成从参数传递总线上获取参数信息或产生相应的配置时序完成芯片的正确配置在上图中模块A 中各寄存器都受控于并行口各引脚的状态它们在并行口引脚中stroble 引脚的上跳沿发生状态的迁移可以说stroble 引脚是模块A 的主时钟信号由上分析得模块A 和模块B 分属于两不同的时钟域时钟域A 和时钟域B中时钟域A 的主时钟为stroble, 时钟域B 的主时钟为clk 两时钟域的主时钟stroble 和clk 是不相关的它们之间的信号就为跨时钟域A 和时钟域B 之间的信号线其中write 信号线,start 信号线及回馈握手信号线用于实现控制时序的传递而参数传递总线用于实现数据的传递在如上的设计中没有对跨时钟域的时序控制线进行同步处理在系统使用此模块时出现如下的问题Parrel port with PCPC机上芯片配置命令并不能总是成功的启动模块B 中相应的状态机也即PC机上芯片配置命令并不能总是成功地实现芯片的正确配置芯片配置时序的不稳定性故障的偶然性故障的不可重复性模块二名称:突发调制器模块模块功能完成数据的突发调制模块结构框图图3 同步处理前突发调制器模块框图各子模块简介模块A 为突发调制器主控模块它的主时钟为CLKA它利用CLKA定时产生周期的Send_data信号去启动模块B中的状态机模块B为突发调制器时序控制模块它的主时钟是从专用调制器芯片送来的TXBITCLK时钟信号模块B根据模块A的触发信号启动相应的状态机产生相应的调制器控制时序专用调制芯片中的DPLL(数字锁相环)根据相应的设置参数以CLKB为参考时钟产生TXBITCLK时钟信号上图中R1R2为跳接电阻通过R1R2不同的焊剂方式可以改变CLKB时钟信号的时钟源在如上的设计中没有对跨时钟域的时序控制进行同步处理在系统使用此模块时出现如下的问题在R1短接R2断开情况下CLKA时钟信号和CLKB时钟信号共用一个时钟源晶体A,上述模块工作正常稳定在R1断开R2短接情况下CLKA 时钟信号的时钟源为晶体A CLKB 时钟信号的时钟源为晶体B 晶体A 和B 是两个独立不相关的晶体这时模块A 和模块B 工作于不同的时钟域(时钟域A 和时钟域B) 它们之间的信号就为跨时钟域A 和时钟域B 之间的信号线Send_data 信号和回馈握手信号线用于实现两时钟域之间控制时序的传递此时上述模块工作很不稳定模块B 中的状态机经常进入一种未知状态不能产生正确的调制器控制时序四 跨时钟域的同步设计的方法经对上述案例仔细地仿真和深入分析后笔者发现作成上述两模块工作不稳定的主要原因是没有按照同步设计的原则对跨时钟域的时序控制信号进行同步处理可以有好几种电路用于实现跨时钟域的时序控制信号的同步处理下面的电路模块Asy_syc 可以用于跨时钟域时序控制信号的同步处理Asy_inSyc_clkSyc_outTime periphery图4 Asy_syc 电路原理图上述电路的时序仿真图如下:图5 Asy_syc 时序仿真图由时序仿真图可以看出主时钟Syc_clk 的异步输入信号Asy_in 经该电路后输出同步于主时钟Syc_clk 的Syc_out 信号, 从而实现了异步信号的同步处理按照同步设计原则利用Asy_syc 模块对上述模块二(突发调制器模块)中跨时钟域的信号线Send_data 进行同步处理同步处理模块示意图如图6经实际电路验证得: 同步处理后突发调制器模块运行可靠稳定同样按同样的处理方式对上述模块一(芯片配置模块) 中跨时钟域的信号线进行同步处理经实际电路验证得: 同步处理后,芯片配置模块模块运行可靠稳定图6 同步处理后突发调制器模块框图五总结同步处理模块Asy_syc是一个很好的模块笔者用它和其它的简单模块实现了如下的功能:1. 上沿同步2. 脉冲同步3. 异步系统同步解决了好多Xilinx FPGA设计中棘手的问题参考资料XILINX FUNDATION3.1 TRAINING跨越异步时钟边界传输数据的解决方案 Peter Alfke。
Xilinx约束学习笔记（二）——定义时钟
Xilinx约束学习笔记（⼆）——定义时钟2. 定义时钟2.1 关于时钟为了获得最佳精度路径覆盖信息，必须正确定义时钟。
时钟要定义在时钟树的根 pin 或 port 上，称为 source point。
时钟的边缘应该由周期和波形进⾏组合描述。
周期使⽤纳秒做为单位进⾏定义。
它对应于波形重复的时间。
波形是⼀系列的上升沿和下降沿绝对时间列表，单位为纳秒，并且所有时间在⼀个时钟周期内。
列表必须包含偶数个值。
第⼀个值始终对应于第⼀个上升边缘。
如果没有指定波形，波形的默认占空⽐为 50%，相移为 0。
2.1.1 传播时钟周期和波形属性只展现出了时钟的理想特性。
当时钟进⼊ FPGA 并通过时钟树传播时，时钟边沿被延缓，并受噪声和硬件⾏为引影响。
这些特性称为时钟⽹络延迟和时钟不确定性。
时钟的不确定性包括：时钟抖动（clock jitter）相位错误⽤户指定添加的不确定性默认情况下，Vivado 在做时序分析时，始终将时钟视为传播时钟，即⾮理想时钟，以此提供准确的余量值，其中包括时钟树插⼊延迟和不确定性。
2.1.2 专⽤硬件资源FPGA 有⼤量专⽤的时钟管脚，这个管脚可以专门⽤来做时钟的输⼊。
FPGA 内部包含有 MMCM、PLL 和 BUR 之类的时钟资源。
2.2 基准时钟（Primary Clock）基准时钟是通过 FPGA 输⼊端⼝或千兆收发器输出引脚（例如，恢复时钟）进⼊设计的时钟。
基准时钟只能通过 create_clock 指令进⾏定义。
（为什么是千兆收发器？下⾯的话应该可以解释，7 系列的 GT 恢复时钟不能⾃动推导，必须⼿动定义。
⽽ US 和 USP 系列的可以⾃动推导，不需要⼈为定义）Primary clocks must be defined on a gigabit transceiver output only for Xilinx® 7 series FPGAs. For UltraScale and UltraScale+™ devices, the timer automatically derives clocks on the GT output ports.基准时钟必须附加到⽹表对象。
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目前，大型设计一般推荐使用同步时序电路。
同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求。
为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。
FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block Select RAM)的时延和抖动都为最小。
为了适应复杂设计的需要，Xilinx的FPGA 中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。
与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等，如图1所示。
1. IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。
所有从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。
IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多种格式的IO标准。
2. IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。
IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。
3. BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。
4. BUFGCE是带有时钟使能端的全局缓冲。
它有一个输入I、一个使能端CE和一个输出端O。
只有当BUFGCE的使能端CE有效(高电平)时，BUFGCE才有输出。
5. BUFGMUX是全局时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。
当S为低电平时输出时钟为I0，反之为I1。
需要指出的是BUFGMUX的应用十分灵活，I0和I1两个输入时钟甚至可以为异步关系。
6. BUFGP相当于IBUG加上BUFG。
7. BUFGDLL是全局缓冲延迟锁相环，相当于BUFG与DLL的结合。
BUFGDLL在早期设计中经常使用，用以完成全局时钟的同步和驱动等功能。
随着数字时钟管理单元(DCM)的日益完善，目前BUFGDLL 的应用已经逐渐被DCM所取代。
(Q08. DCM即数字时钟管理单元，主要完成时钟的同步、移相、分频、倍频和去抖动等。
DCM与全局时钟有着密不可分的联系，为了达到最小的延迟和抖动，几乎所有的DCM 应用都要使用全局缓冲资源。
DCM可以用Xilinx ISE软件中的Architecture Wizard直接生成。
全局时钟资源的使用方法全局时钟资源的使用方法(五种)
1：IBUFG + BUFG的使用方法：IBUFG后面连接BUFG的方法是最基本的全局时钟资源使用方法，由于IBUFG组合BUFG相当于BUFGP，所以在这种使用方法也称为BUFGP方法。
2. IBUFGDS + BUFG的使用方法：(C8t0a8U u0当输入时钟信号为差分信号时，需要使用IBUFGDS 代替IBUFG。
3. IBUFG + DCM + BUFG的使用方法：这种使用方法最灵活，对全局时钟的控制更加有效。
通过DCM 模块不仅仅能对时钟进行同步、移相、分频和倍频等变换，而且可以使全局时钟的输出达到无抖动延迟。
4. Logic ＋BUFG的使用方法：BUFG不但可以驱动IBUFG的输出，还可以驱动其它普通信号的输出。
当某个信号(时钟、使能、快速路径)的扇出非常大，并且要求抖动延迟最小时，可以使用BUFG驱动该信号，使该信号利用全局时钟资源。
但需要注意的是，普通IO的输入或普通片内信号进入全局时钟布线层需要一个固有的延时，一般在10ns左右，即普通IO和普通片内信号从输入到BUFG输出有一个约10ns 左右的固有延时，但是BUFG的输出到片内所有单元(IOB、CLB、选择性块RAM)的延时可以忽略不计为“0”ns。
5．Logic + DCM + BUFG的使用方法：DCM同样也可以控制并变换普通时钟信号，即DCM的输入也可以是普通片内信号。
使用全局时钟资源的注意事项全局时钟资源必须满足的重要原则是：使用IBUFG 或IBUFGDS的充分必要条件是信号从专用全局时钟管脚输入。
换言之，当某个信号从全局时钟管脚输入，不论它是否为时钟信号，都必须使用IBUFG或IBUFGDS；如果对某个信号使用了IBUFG或IBUFGDS硬件原语，则这个信号必定是从全局时钟管脚输入的。
如果违反了这条原则，那么在布局布线时会报错。
这条规则的使用是由FPGA的内部结构决定的：IBUFG和IBUFGDS的输入端仅仅与芯片的专用全局时钟输入管脚有物理连接，与普通IO和其它内部CLB等没有物理连接。
另外，由于BUFGP相当于IBUFG和BUFG 的组合，所以BUFGP的使用也必须遵循上述的原则。
全局时钟资源的例化方法全局时钟资源的例化方法大致可分为两种：
一是在程序中直接例化全局时钟资源；
二是通过综合阶段约束或者实现阶段约束实现对全局时钟资源的使用；
第一种方法比较简单，用户只需按照前面讲述的5种全局时钟资源的基本使用方法编写代码或者绘制原理图即可。
第二方法是通过综合阶段约束或实现阶段的约束完成对全局时钟资源的调用，这种方法根据综合工具和布局布线工具的不同而异。