第1章集成电路的基本制造工艺1
《半导体集成电路》考试题目及参考答案
第一部分考试试题第0章绪论1.什么叫半导体集成电路？2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？3.按照器件类型分，半导体集成电路分为哪几类？4.按电路功能或信号类型分，半导体集成电路分为哪几类？5.什么是特征尺寸？它对集成电路工艺有何影响？6.名词解释：集成度、wafer size、die size、摩尔定律？第1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。
3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱CMOS的光刻步骤？5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。
7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。
8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。
第2章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。
2.什么是集成双极晶体管的无源寄生效应？3. 什么是MOS晶体管的有源寄生效应？4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响?5. 消除“Latch-up”效应的方法？6.如何解决MOS器件的场区寄生MOSFET效应？7. 如何解决MOS器件中的寄生双极晶体管效应？第3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。
3. 为什么基区薄层电阻需要修正。
4. 为什么新的工艺中要用铜布线取代铝布线。
5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。
第4章TTL电路1.名词解释电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2. 分析四管标准TTL 与非门（稳态时）各管的工作状态？3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。
半导体工艺第一章
1-1什么是集成电路？解：集成电路是通过一系列特定的平面制造工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互联关系，“集成”在一块半导体单晶片上，冰封装在一个保护外壳内，能执行特定功能的复杂电子系统。
1-2集成电路制造的主要工艺有哪些？解：重复清洗、氧化、化学气相淀积、金属化、光刻、刻蚀、掺杂和平坦化。
1-3画出集成电路中电阻、电容、二极管、晶体管、场效应晶体管和CMOS反相器的结构图。
1-4半导体工艺经历了哪几种工艺发展过程？现在采用的是哪种工艺技术？解：（1）1952年肖克莱发明了生产型晶体管，其特点是在晶体管生长过程中形成NPN型晶体管。
（2）同年萨拜提出了合金结型晶体管，其原理是将铟球放置在锗片的两边，在高温下溶解锗而形成两个PN结。
（3）1954年贝尔实验室提出了采用气相扩散方法形成台面型结型晶体管。
（4）1960年，硅平面结型晶体管的发明；（5）1954年库尔特提出了用PN结来隔离集成电路中的各个晶体管和其他元件。
（6）1959年仙童公司的罗伯特提出了用平面工艺来制作硅集成电路。
现在采用的是硅平面工艺技术；1-5芯片制造包括哪几个阶段？简要描述各个阶段。
解：（1）硅片制备；将硅从沙中提炼并纯化，形成半导体级硅的多晶硅。
（2）芯片制造；硅片到达硅片制造厂，经过清洗、成膜、光刻、刻蚀、和掺杂（扩散、离子注入）等主要工艺之后，加工成的硅片具有永久刻蚀在硅片上的完整的集成电流。
（3）掩膜板制作；掩膜版中包括构成芯片的各层图形结构，现在最常用的掩膜版技术是石英玻璃涂敷，在石英玻璃掩膜版表面的洛层上形成芯片各层结构图形。
（4）装配与封装；芯片制造完成后，封装之前芯片要经过测试/挑选进行单个芯片的电学测试，拣选出合格芯片和不合格芯片，并作出标识，合格芯片包装在保护壳内。
（5）终测；为了确保芯片的功能，要对每个被封装的集成电路进行测试，以保障芯片的电学和环境特性参数满足要求。
集成电路设计与制造技术作业指导书
集成电路设计与制造技术作业指导书第1章集成电路设计基础 (3)1.1 集成电路概述 (3)1.1.1 集成电路的定义与分类 (3)1.1.2 集成电路的发展历程 (3)1.2 集成电路设计流程 (4)1.2.1 设计需求分析 (4)1.2.2 设计方案制定 (4)1.2.3 电路设计与仿真 (4)1.2.4 布局与布线 (4)1.2.5 版图绘制与验证 (4)1.2.6 生产与测试 (4)1.3 设计规范与工艺限制 (4)1.3.1 设计规范 (4)1.3.2 工艺限制 (4)第2章基本晶体管与MOSFET理论 (5)2.1 双极型晶体管 (5)2.1.1 结构与工作原理 (5)2.1.2 基本特性 (5)2.1.3 基本应用 (5)2.2 MOSFET晶体管 (5)2.2.1 结构与工作原理 (5)2.2.2 基本特性 (5)2.2.3 基本应用 (5)2.3 晶体管的小信号模型 (5)2.3.1 BJT小信号模型 (6)2.3.2 MOSFET小信号模型 (6)2.3.3 小信号模型的应用 (6)第3章数字集成电路设计 (6)3.1 逻辑门设计 (6)3.1.1 基本逻辑门 (6)3.1.2 复合逻辑门 (6)3.1.3 传输门 (6)3.2 组合逻辑电路设计 (6)3.2.1 组合逻辑电路概述 (6)3.2.2 编码器与译码器 (6)3.2.3 多路选择器与多路分配器 (6)3.2.4 算术逻辑单元（ALU） (7)3.3 时序逻辑电路设计 (7)3.3.1 时序逻辑电路概述 (7)3.3.2 触发器 (7)3.3.3 计数器 (7)3.3.5 数字时钟管理电路 (7)第4章集成电路模拟设计 (7)4.1 放大器设计 (7)4.1.1 放大器原理 (7)4.1.2 放大器电路拓扑 (7)4.1.3 放大器设计方法 (8)4.1.4 放大器设计实例 (8)4.2 滤波器设计 (8)4.2.1 滤波器原理 (8)4.2.2 滤波器电路拓扑 (8)4.2.3 滤波器设计方法 (8)4.2.4 滤波器设计实例 (8)4.3 模拟集成电路设计实例 (8)4.3.1 集成运算放大器设计 (8)4.3.2 集成电压比较器设计 (8)4.3.3 集成模拟开关设计 (8)4.3.4 集成模拟信号处理电路设计 (8)第5章集成电路制造工艺 (9)5.1 制造工艺概述 (9)5.2 光刻工艺 (9)5.3 蚀刻工艺与清洗技术 (9)第6章硅衬底制备技术 (10)6.1 硅材料的制备 (10)6.1.1 硅的提取与净化 (10)6.1.2 高纯硅的制备 (10)6.2 外延生长技术 (10)6.2.1 外延生长原理 (10)6.2.2 外延生长设备与工艺 (10)6.2.3 外延生长硅衬底的应用 (10)6.3 硅片加工技术 (10)6.3.1 硅片切割技术 (10)6.3.2 硅片研磨与抛光技术 (10)6.3.3 硅片清洗与检验 (10)6.3.4 硅片加工技术的发展趋势 (11)第7章集成电路中的互连技术 (11)7.1 金属互连 (11)7.1.1 金属互连的基本原理 (11)7.1.2 金属互连的制备工艺 (11)7.1.3 金属互连的功能评价 (11)7.2 多层互连技术 (11)7.2.1 多层互连的原理与结构 (11)7.2.2 多层互连的制备工艺 (11)7.2.3 多层互连技术的挑战与发展 (11)7.3.1 铜互连技术 (12)7.3.2 低电阻率金属互连技术 (12)7.3.3 低电阻互连技术的发展趋势 (12)第8章集成电路封装与测试 (12)8.1 封装技术概述 (12)8.1.1 封装技术发展 (12)8.1.2 封装技术分类 (12)8.2 常见封装类型 (12)8.2.1 DIP封装 (12)8.2.2 QFP封装 (13)8.2.3 BGA封装 (13)8.3 集成电路测试方法 (13)8.3.1 功能测试 (13)8.3.2 参数测试 (13)8.3.3 可靠性测试 (13)8.3.4 系统级测试 (13)第9章集成电路可靠性分析 (13)9.1 失效机制 (13)9.2 热可靠性分析 (14)9.3 电可靠性分析 (14)第10章集成电路发展趋势与展望 (14)10.1 先进工艺技术 (14)10.2 封装技术的创新与发展 (14)10.3 集成电路设计方法学的进展 (15)10.4 未来集成电路的发展趋势与挑战 (15)第1章集成电路设计基础1.1 集成电路概述1.1.1 集成电路的定义与分类集成电路（Integrated Circuit，IC）是指在一个半导体衬底上，采用一定的工艺技术，将一个或多个电子电路的组成部分集成在一起，以实现电子器件和电路的功能。
第1章集成电路设计导论
1、微电子（集成电路）技术概述 2、集成电路设计步骤及方法
1
集成电路设计步骤
➢ “自底向上”（Bottom-up）
“自底向上”的设计路线，即自工艺开始，先进行单元设 计，在精心设计好各单元后逐步向上进行功能块、子系统 设计直至最终完成整个系统设计。在模拟IC和较简单的数 字IC设计中，大多仍采用“自底向上”的设计方法 。
5
半定制方法
半定制的设计方法分为： 门阵列（GA：Gate Array）法； 门海（GS：Sea of Gates）法； 标准单元（SC: Standard Cell）法； 积木块（BB：Building Block Layout）； 可编程逻辑器件（PLD：Programmable Logic Device)设计法。
标准单元法也存在不足：பைடு நூலகம்
(1) 原始投资大：单元库的开发需要投入大量的人力物力；当工艺变化时， 单元的修改工作需要付出相当大的代价，因而如何建立一个在比较长的时 间内能适应技术发展的单元库是一个突出问题。 (2) 成本较高：由于掩膜版需要全部定制，芯片的加工也要经过全过程，因 而成本较高。只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。
不满足 后仿真
满足
VLS流I数片、字封I装C、的测设试 计流图
功能要求
系统建模 （Matlab等）
不满足 电路仿真
满足 手工设计
版图 不满足
后仿真 满足
模流拟片、IC封的装、设测计试 流图
3
集成电路设计方法
➢ 全定制方法（Full-Custom Design Approach） ➢ 半定制方法（Semi-Custom Design Approach）
集成电路基本制造工艺
– Na、K、Fe、Cu、Au 等元素 – 扩散系数要比替位式扩散大6～7个数量级 – （绝对不许用手摸硅片—防止Na+沾污。）30
Sc
Sc
xJ
xJ
立体图
柱面
平面 球面
横向扩展宽度=0.8xj
剖面图
杂质横向扩散示意图
31
离子注入
离子注入是另一种掺杂技术，离子 注入掺杂也分为两个步骤：离子注入和 退火再分布。离子注入是通过高能离子 束轰击硅片表面，在掺杂窗口处，杂质 离子被注入硅本体，在其他部位，杂质 离子被硅表面的保护层屏蔽，完成选择 掺杂的过程。进入硅中的杂质离子在一 定的位置形成一定的分布。通常，离子 注入的深度(平均射程)较浅且浓度较大， 必须重新使它们再分布。掺杂深度由注 入杂质离子的能量和质量决定，掺杂浓 度由注入杂质离子的数目(剂量)决定。
27
1.2.3 掺杂工艺（扩散与离子注入）
通过掺杂可以在硅衬底上形成不同类型的半导体区
域，构成各种器件结构。掺杂工艺的基本思想就是通过 某种技术措施，将一定浓度的Ⅲ价元素，如硼，或Ⅴ价 元素，如磷、砷等掺入半导体衬底。
D
G
S
G
D
S
Al
SiO2
N
N
P-si
28
掺杂：将需要的杂质掺入特定的 半导体区域中，以达到改变半导 体电学性质，形成PN结、电阻、 欧姆接触
湿法刻蚀：利用液态化学试剂或溶液通过化 学反应进行刻蚀的方法。
干法刻蚀：主要指利用低压放电产生的等离子 体中的离子或游离基(处于激发态的分子、原子 及各种原子基团等)与材料发生化学反应或通过 轰击等物理作用而达到刻蚀的目的。
26
集成电路制造工艺流程
P N+ N-P+
23
1.1.1 工艺流程（续5） 蒸镀金属 反刻金属
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
24
1.1.1 工艺流程（续6） 钝化 光刻钝化窗口后工序
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
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1.1.2 光刻掩膜版汇总
N–-epi
钝化层
SiO2
P+
P-Sub 2021/1/7 韩良
N+埋层 27
EB C
N+ P
N+
N–-epi
P+
1.1.4 埋层的作用
1.减小串联电阻（集成电路中的各个电极均从 上表面引出，外延层电阻率较大且路径较长。 2.减小寄生pnp晶体管的影响（第二章介绍）
光P+刻胶
SiO2
EB C
N+ P
计公司。
2021/1/7
2
韩良
引言
2. 代客户加工（代工）方式
➢ 芯片设计单位和工艺制造单位的分离，即芯片设计单位可以不拥有生产线而存在和发 展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。
➢ 代工方式已成为集成电路技术发展的一个重要特征。
2021/1/7
3
韩良
引言
3. PDK文件
2021/1/7
5
韩良
引言
5. 掩模与流片
➢ 代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
集成电路制造工艺
集成电路制造工艺第1章绪论1.1 课题背景在过去的的几十年里，一个以计算机、互联网、无线通信和全球定位系统为组成部分的信息社会逐渐形成。
这个信息社会的核心部分是由众多内建于系统中的细小集成电路（IC）芯片支持和构成的。
集成电路广泛应用于生活中的各个领域—诸如消费类产品、家庭用品、汽车、信息技术、电信、媒体、军事和空间应用。
结合纳米技术，持续不断的研究和开发即将使得集成电路更小和更强有力。
在可见的未来，计算机的尺寸将缩小到指甲盖大小，达到集成电路在尺寸、速度、价格及功耗方面实际可能的极限。
1.2 集成电路制造工艺发展概况随着硅平面工艺技术的不断完善和发展，到1958年，诞生了第一块集成电路，也就是小规模集成电路（SSL）；到了20世纪60年代中期，出现了中规模集成电路（MSL）；20世纪70年代前期，出现了大规模集成电路（LSL）；20世纪70年代后期又出现了超大规模集成电路（VLSL）；到了20世纪90年代就出现了特大规模集成电路（ULSL）。
集成电路的制造工艺流程十分复杂，而且不同的种类、不同的功能、不同的结构的集成电路，其制造工艺的流程也不一样。
人们常常以最小线宽（特征尺寸）、硅晶圆片的直径和动态随机存取存储器（DRAM）的容量，来评价集成电路制造工艺的发展水平。
在表1-1中列出了从1995年到2010年集成电路的发展情况和展望。
表1-1 集成电路的发展情况和展望年代1995 1998 2001 2004 2007 2010 特征尺寸/um 0.35 0.25 0.18 0.13 0.09 0.065DRAM容量/bit 64M 256M 1G 4G 16G 64G微处理器尺寸/mm²250 300 360 430 520 620DRAM尺寸/mm²190 280 420 640 960 1400 逻辑电路晶体管密度（晶体管数）/个4M 7M 13M 25M 50M 90M 高速缓冲器/（bit/cm²）2M 6M 20M 50M 100M 300M最大硅晶圆片直径/mm 200 200 300 300 400 400第2章半导体集成电路制造工艺流程2.1 概括本章以大量精美的图片、图表及具体详实的数据详细描述了集成电路制造的全过程。
最新半导体集成电路部分习题答案(朱正涌)
半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。
第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。
提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ， 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。
2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。
给出设计条件如下：答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。
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资金密集型
资金密集型 知识密集型
IC封测
成品- 封装 & 测试 （占IC产业链产值20%）
TEST
• 晶圆测试 晶圆测试为IC后端的关键步骤，标有记号的不合格晶 粒会被洮汰，以免徒增制造成本。具承先起后的作用。
• IC成品测试 封装成型后的测试，目的是确认I C成品的功能、速度、 容忍度、电力消耗、热力发散等属性是否正常，以确
4、《薄膜技术与薄膜材料》 田民波编著，清华大 学出版社
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芯片剖面图
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IC产业流程图
硅原料
拉晶 切割 研磨 清洗
晶圆材料 厂
电路设计公司
电路设计
CAD
Tape out
Reticle 制作
mask制 作厂
硅片投入
刻号 清洗
氧化 化学气相
沉积
金属溅镀
护层沉积
微影 (光阻) (曝光) (显影)
保IC 出货前的品质。
测试并不须投入原 料，无原料成本， 但因设备投资金额 大，固定成本高。
Assembly
• IC 封装是将前段制程加工完成之晶圆经切割、黏晶、 焊线等过后被覆包装材料，以保护IC 组件及易于装 配应用，IC 封装主要有四大功能：
1、电力传送2、讯号传送：3、热量去除4、静电保护
封装业因设备投资 金额不大，原料
能模块。
年产值8亿美元， 成长率超40% ---知识密集型行业
IC制造
制造- 光罩 & 晶圆 （占IC产业链产值50%）
MASK
• 光罩（英文：Reticle, Mask）：在制作IC的过程中， 利用光蚀刻技术，在半导体上形成图型，为将图型复 制于晶圆上，必须透过光罩做用的原理[1]。比如冲洗 照片时，利用底片将影像复制至相片上。
• 製作一套光罩的費用在數萬美元至數百萬美元均有。 目前一款晶片至少需用到八層光罩，较为复杂的产品 需用到二、三十層光罩。光罩數愈多，生產過程也愈 久。
Foundry
• 晶圆代工是指向专业的集成电路设计公司提供专门的 制造服务。这种经营模式使得设计公司不需要自己承 担造价昂贵的厂房，就能生产。这就意味着，晶圆代 工商将庞大的建厂风险分摊到广大的客户群以及多样 化的产品上，从而集中开发更先进的制造流程。
• EDA技术是在电子CAD技术基础上发展起来的计算机 软件系统，以计算机为工作平台，融合了应用电子技 术、计算机技术、信息处理及智能化技术的最新成果， 进行电子产品的自动设计。
• 利用EDA工具，电子设计师可以从概念、算法、协议 等开始设计电子系统，并将电子产品从电路设计、性 能分析到设计出IC版图或PCB版图的整个过程的计算 机上自动处理完成。
蚀刻
mask投入
集成电路 制造厂Leabharlann 离子注入/扩散光阻去除
WAT测试
封装
打线
IC封装厂
切割
硅片针测 IC测试
IC测试厂
Burn in
客户
IC制造流程
上游：设计 中游：制造 下游：封测
芯片设计 光罩制造
芯片制造 芯片封装 芯片测试
晶圆制造
IC设计
IC设计- EDA & IP（占IC产业链产值30%）
EDA IP
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参考书
1、《半导体制造技术》 【美】Michael Quirk Julian Serda著，韩郑生 等译，海潮和、徐秋霞 等 审校，电子工业出版社
2、《芯片制造—半导体工艺制程实用教程》【美】 Peter Van Zant著，韩郑生，赵树武译，电子工业 出版社
3、《半导体工艺》 【美】K.A.杰克逊主编，屠海 令等译校，科学出版社
全球3万人从业人 员，缔造50亿美元 年产值----知识密集 型行业，处于技术
前沿
IP是一种知识产权（Intellectual Property），各个行业
都有自己的知识产权， 半导体行业领域 •IP我们理解为：硅知识产权（Silicon Intellectual
Property）也叫 “SIP” 或者 “硅智财”。 •IP是一种事先定义、设计、经验证、可重复使用的功
成本是制造成本的 大宗，约占4 - 6成
左右。
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净化厂房
芯片制造净化区域走廊
芯片制造净化区域走廊
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投 影 式 光 刻 机
Here in the Fab Two Photolithography area we see one of our 200mm 0.35 micron I-Line Steppers. this stepper can image and align both 6 & 8 inch wafers.
• 双极集成电路的基本制造工艺
–双极集成电路中的元件结构
–双极集成电路的基本工艺
• MOS集成电路的基本制造工艺
–MOS集成电路中的元件结构
–MOS集成电路的基本工艺
• BiCMOS工艺
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集成电路的基本制造工艺 双极集成电路中元件结构 双极集成电路的基本工艺
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一、集成电路的基本制造工艺
SSI（100以下个等效门） MSI（<103个等效门） LSI （<104个等效门）
VLSI（>104个以上等效门）
模拟集成电路
数模混合集成电路
数字集成电路
集成度、特征尺寸、硅片直径、芯片尺寸
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第一章 集成电路制造工艺
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• 集成电路基本制造工艺
第1章集成电路的基本制造工艺1
1. 集成电路的基本概念 2. 半导体集成电路的分类 3. 半导体集成电路的几个重要概念
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内容概述
集 按器件类型分 成 电 路 按集成度分
按信号类型分
TTL、ECL I2L等
双极型集成电路
BiCMOS集成电路 MOS集成电路
PMOS NMOS CMOS
硅 片 清 洗 装 置
Here we see a technician loading 300mm wafers into the SemiTool. The wafers are in a 13 wafer Teflon cassette co-designed by Process Specialties and SemiTool in 1995. Again these are the world's first 300mm wet process cassettes (that can be spin rinse dried).