计算机组成原理.各章例题
《计算机组成原理》各章练习参考答案
《计算机组成原理》各章练习题参考答案第一章思考练习题一.填空1.电子数字计算机可以分为专用计算机和通用计算机两类。
2.硬件采用LSI或VLSI的电子计算机属于计算机发展过程中的第四代。
3.存储器中存放数据和程序。
4.一台计算机包括运算、存储、控制、输入及输出五个单元。
5.完成算术运算和逻辑运算的部件是运算器(或ALU)；运算器的核心是加法器；控制、指挥程序和数据的输入、运行以及处理运算结果的部件是控制器。
6.CPU内部连接各寄存器及运算部件之间的总线是内部总线；CPU同存储器、通道等互相连接的总线是系统总线；中、低速I/O设备之间互相连接的总线是I/O总线。
7.在多总路线结构中，CPU总线、系统总线和高速总线相连通过桥实现。
8.计算机软件一般分为系统软件和应用软件。
9.完整的计算机系统由硬件系统和软件系统构成。
10.机器字长是指一台计算机一次所能够处理的二进制位数量。
11.数据分类、统计、分析属于计算机在数据处理方面的应用。
12.计算机是一种信息处理机，它最能准确地反映计算机的主要功能。
13.个人台式商用机属于微型机。
14.对计算机软硬件进行管理，是操作系统的功能。
15.用于科学技术的计算机中，标志系统性能的主要参数是MFLOPS。
16.通用计算机又可以分为超级机、大型机、服务器、工作站、微型机和单片机六类。
17.“存储程序控制”原理是冯.诺依曼提出的。
18.运算器和控制器构成CPU，CPU和主存构成主机。
19.取指令所用的时间叫取指周期，执行指令所用的时间叫执行周期。
20.每个存储单元都有一个编号，该编号称为地址。
21.现代计算机存储系统一般由高速缓存、主存和辅存构成。
22.计算机能够自动完成运算或处理过程的基础是存储程序和程序控制原理。
二.单选1.存储器用来存放( C )。
A.数据B.程序C.数据和程序D.正在被执行的数据和程序2.下面的描述中，正确的是( B )A.控制器能够理解、解释并执行所有的指令及存储结果。
计算机组成原理试题及答案全套
计算机组成原理试题及答案全套第一部分：选择题1.下列关于计算机内存的说法，错误的是：A.内存是计算机的主要存储器件之一B.内存是临时存储器件，供程序运行时使用C.内存容量越大，计算机的性能越强D.内存分为主存和辅存，主存速度较快，但容量相对较小答案：C2.下列关于CPU的说法，错误的是：A.CPU是计算机的核心部件，负责执行指令和控制计算机的运行B.CPU由运算器、控制器和寄存器组成C.CPU的速度越快，计算机的运行速度越快D.CPU的主频越高，计算机的运行速度越慢答案：D3.下列关于指令周期的说法，错误的是：A.指令周期是CPU执行一条指令所需的时间B.指令周期包括取指令、译码、执行、访存四个阶段C.指令周期的长度取决于CPU的主频D.指令周期越短，CPU的执行效率越高答案：D4.下列关于存储器层次结构的说法，错误的是：A.存储器层次结构分为寄存器、高速缓存、主存和辅存B.存储器层次结构越高，存取速度越快，容量越小C.高速缓存是位于CPU和主存之间的高速存储器D.存储器层次结构的设计目标是在速度、容量和成本之间取得平衡答案：B5.下列哪项措施可以提高计算机系统的安全性？A.设置强密码B.定期更新操作系统和应用程序补丁C.安装杀毒软件和防火墙D.以上都是答案：D6.下列关于计算机硬盘的说法，错误的是：A.硬盘是一种磁存储设备，用于长期存储数据B.硬盘的读写速度相对较慢，但容量较大C.硬盘的存储介质是固态闪存芯片D.硬盘采用磁道、扇区和柱面的方式来寻址数据答案：C第二部分：填空题1.计算机系统由________、软件和人员三部分组成。
答案：硬件2.CPU的两个主要功能是执行________和控制计算机的运行。
答案：指令3.存储器层次结构的设计目标是在速度、________和成本之间取得平衡。
答案：容量4.计算机的存储器分为________和辅存两部分。
答案：主存5.操作系统的主要功能包括________管理、文件管理和用户接口等。
《计算机组成原理》典型例题讲解
分析设计计算：1.CPU 结构如图1所示，其中有一个累加寄存器AC ，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1解：（1） a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器，d 为程序计数器PC 。
（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
（3） 存贮器读 ：M →缓冲寄存器DR →ALU →AC存贮器写 ：AC →缓冲寄存器DR →M2. 某机器中，配有一个ROM 芯片，地址空间0000H —3FFFH 。
现在再用几个16K ×8的芯片构成一个32K ×8的RAM 区域，使其地址空间为8000H —FFFFH 。
假设此RAM 芯片有/CS 和/WE 信号控制端。
CPU 地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W ，MREQ(存储器请求)，当且仅当MREQ 和R//W 同时有效时，CPU 才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。
（2）画出此CPU 与上述ROM 芯片和RAM 芯片的连接图。
解：存储器地址空间分布如图1所示，分三组，每组16K ×8位。
由此可得存储器方案要点如下：（1） 用两片16K*8 RAM 芯片位进行串联连接，构成32K*8的RAM 区域。
片内地址 ：A 0 ——A 13 ，片选地址为：A 14——A 15；（2） 译码使用2 ：4 译码器；（3） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码器工作。
（4） CPU 的R / /W 信 号与RAM 的/WE 端连接，当R // W = 1时存储器时，存储器执行写操作。
如图1图1CPU 与芯片连接如图2：图23. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM 区域，现在用一个SRAM 芯片（8K ×8位）形成一个16K ×16位的ROM 区域，起始地址为（2000）16 。
计算机组成原理课后习题及答案(完整版)
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7
• 3. 什么是摩尔定律？该定律是否永远生效 ？为什么？
• 答：P23，否，P36
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系统总线
第三章
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1. 什么是总线？总线传输有何特点？ 为了减轻总线的负载，总线上的部件都应 具备什么特点？
解：总线是多个部件共享的传输部件； 总线传输的特点是：某一时刻只能有 一路信息在总线上传输，即分时使用； 为了减轻总线负载，总线上的部件应 通过三态驱动缓冲电路与总线连通。
解： 总线标准——可理解为系统与模块、 模块与模块之间的互连的标准界面。 总线标准的设置主要解决不同厂家各 类模块化产品的兼容问题； 目前流行的总线标准有：ISA、EISA、 PCI等； 即插即用——指任何扩展卡插入系统 便可工作。EISA、PCI等具有此功能。
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11. 画一个具有双向传输功能的总线逻
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总线的主设备（主模块）——指一次总
线传输期间，拥有总线控制权的设备（模块）； 总线的从设备（从模块）——指一次总
线传输期间，配合主设备完成传输的设备（模 块），它只能被动接受主设备发来的命令；
总线的传输周期——总线完成一次完整 而可靠的传输所需时间；
总线的通信控制——指总线传送过程中 双方的时间配合方式。
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4. 为什么要设置总线判优控制？常见的集 中式总线控制有几种？各有何特点？哪种方式响 应时间最快？哪种方式对电路故障最敏感？
解：总线判优控制解决多个部件同时申请总 线时的使用权分配问题；
常见的集中式总线控制有三种： 链式查询、计数器查询、独立请求；
特点：链式查询方式连线简单，易于扩充，
计算机组成原理期末典型例题及标准答案
计算机组成原理期末典型例题1.CPＵ结构如图1所示，其中有一个累加寄存器ＡＣ,一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
1)标明图中四个寄存器的名称。
2)简述指令从主存取到控制器的数据通路。
3)简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1解：1)a为数据缓冲寄存器DＲ，b为指令寄存器 IR ，c为主存地址寄存器,d为程序计数器ＰC。
2)主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。
3)存贮器读：M →缓冲寄存器DR →ALU →ＡＣ4)存贮器写:AＣ→缓冲寄存器DＲ→M２. 某机器中，配有一个ＲOM芯片，地址空间０0０0H—3FFFH。
现在再用几个16K×8的芯片构成一个３2K×8的RＡM区域,使其地址空间为8000H—FFFFH。
假设此ＲAＭ芯片有/CS和/WE信号控制端。
CPU地址总线为A15—A0，数据总线为D７—D０,控制信号为R//Ｗ，MREQ(存储器请求),当且仅当ＭＲＥQ和Ｒ/／Ｗ同时有效时，CPU才能对有存储器进行读(或写)。
1)满足已知条件的存储器，画出地址码方案。
2)画出此CＰU与上述RＯM芯片和RAＭ芯片的连接图。
解:存储器地址空间分布如图1所示，分三组,每组16K×8位。
由此可得存储器方案要点如下：1)用两片１６K*8 RＡM芯片位进行串联连接，构成３2K*8的RAＭ区域。
片内地址：A０——A13 ，片选地址为：Ａ１4——Ａ15；2)译码使用２：４译码器；3)用 /MRＥQ 作为２：4译码器使能控制端，该信号低电平（有效)时，译码器工作。
4)ＣPU的R / ／Ｗ信号与RAM的／ＷE端连接，当R ／/ W = 1时存储器执行读操作，当R /／W = 0时,存储器执行写操作。
如图1图1CPU与芯片连接如图2：。
计算机组成原理作业习题集
计算机组成原理作业习题集名词解释：1、主机2、CPU3、主存4、存储单元5、存储元件6、存储字7、存储字长8、存储容量9、机器字长10、指令字长11、PC12、IR13、CU14、ALU15、ACC16、MQ17、MAR18、MDR19、I/O20、MIPS1、说明计算机更新换代的依据。
2、设想计算机的未来。
名词解释：1、总线2、系统总线3、总线宽度4、总线带宽5、时钟同步/异步6、总线复用7、总线周期8、总线的通信控制9、同步通信10、比特率11、分散连接12、总线连接13、存储总线14、I/O总线15、片内总线16、数据总线17、地址总线18、通信总线19、串行通信20、并行通信1、什么是全相联映射？2、什么是近期最少使用算法？3、什么是EPROM?4、CACHE的特点是什么？5、什么是动态存储器刷新?6、半导体动态RAM和静态RAM存储特点最主要的区别是什么？7、计算机的存储器采用分级存储体系的主要目的是什么？8、有一主存—CACHE层次的存储器，其主存容量1MB，CACHE容量是64KB，每块8KB，若采用直接映射方式，(1)写出主存的地址和CACHE 地址格式，(2)计算主存的地址各部分的位数。
(3)主存地址为25301H 的单元在主存的那一块，映射到CACHE的那一块？9、有一个组相联映像CACHE由64个存储块构成，每组包含4个存储块，主存包含4096个存储块，每块由128字节组成，(1)写出主存的地址和CACHE地址格式(2)计算CACHE和主存地址各部分的位数。
(3)主存地址为48AB9H的单元在主存的那一块，映射到CACHE的那一块？10、现有8K×8位的ROM芯片和8K×4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为2000H～5FFFH，ROM的地址为A000H～DFFFH，（1）写出需要几片芯片组成此存储器。
（2）画出此存储器结构图及与CPU的连接图。
计算机组成原理例题
例3.1 假设总线的时钟频率为100MHZ ，总线的传输周期为4个时钟周期，总线的宽度为32位，试求总线的数据传输率。
若想提高一倍数据传输率，可采取哪些措施？ 解：根据总线时钟频率为100MHZ ，得 1个时钟周期为1/100MHZ=0.01us 总线传输周期为0.04us总线的宽度为32位=4B故总线的数据传输率为：4B/0.04us=100MBps措施：可以提高时钟频率。
可以增加数据线的宽度。
例3.2 在异步串行传输系统中，假设每秒传输120个数据帧，其字符格式规定包括1个起始位，7个数据位，1个奇校验位，1个终止位，试计算波特率？ 解：按题目意思，一帧包含 1+7+1+1=10位故波特率为：10*120bps=1200bps=1200波特例3.2 画图说明用异步串行传输方式发送8位十六进制数据95H 。
要求字符格式为：1位起始位，8位数据位，1位偶校验位，1位终止位？ 解：95H = 1001 0101B例3.2 在异步串行传输系统中，若字符格式规定包括1个起始位，8个数据位，1个奇校验位，1个终止位，假设波特率为1200bps ，求这时的比特率？解：按题目意思，传输一个字符，一共需要传输11位 数据，即有效率为8/11 故比特率为：1200 * 8/11 = 872.72bps例：假设CPU 执行某段程序时，共访问Cache 命中2000次，访问主存50次。
已知Cache 的存取周期为50ns ，主存的存取周期为200ns 。
求Cache-主存系统的命中率、效率和平均访问时间。
解：(1)Cache 的命中率为： 2000/(2000+50)=0.97 (2)平均访问时间：50*0.97+200*(1-0.97) = 54.5ns (3)访问效率： 50/54.5 = 91.7%设MAR 有32位,MDR 有8位,则存储单元的个数是多少,单个存储单元的容量是多少,总存储容量是多少? 个数 232=4G起始化D0 D1 D2 D3 D4 D5 D6 D7校验位 停止位0 1 0 1 0 1 0 0 1 0 1单个存储单元容量：1BYTE=8bit总存储容量4GB设主存储器容量为64K*32位，并且指令字长、存储字长、机器字长三者相等。
计算机组成原理(附答案)
计算机组成原理第1章计算机系统概论一.填空题1. 计算机系统是由硬件和软件两大部分组成的，前者是计算机系统的物质基础，而后者则是计算机系统解题的灵魂，两者缺一不可。
2. 存储程序是指解题之前预先把程序存入存储器；程序控制是指控制器依据所存储的程序控制计算机自动协调地完成解题的任务，这两者合称为存储程序控制，它是冯·诺依曼型计算机的重要工作方式。
3.通常将控制器和运算器合称为中央处理器(CPU) ；而将控制器、运算器和内存储器合称为计算机的主机。
4.计算机系统的硬件包括控制器、运算器、存储器、I/O接口和I/O设备等五大部分。
二.选择题1. 指令周期是指（ C ）。
A.CPU从主存取出一条指令的时间B.CPU执行一条指令的时间C. CPU从主存取出一条指令加上执行该指令的时间三.问答题1.存储程序控制是冯•诺依曼型计算机重要的工作方式，请解释何谓存储程序、程序控制？答：存储程序是指将解题程序(连同原始数据)预先存入存储器；程序控制是指控制器依据存储的程序，控制全机自动、协调的完成解题任务。
2.计算机系统按功能通常可划分为哪五个层次？画出其结构示意图加以说明。
答：.五级组成的计算机系统如图1.7 (课本P18)1）微程序设计级：微指令直接由硬件执行。
2）一般机器级(机器语言级)：由微程序解释机器指令系统，属硬件级。
3）操作系统级：由操作系统程序实现。
4）汇编语言级：由汇编程序支持执行。
5）高级语言级：由高级语言编译程序支持执行。
这五级的共同特点是各级均可编程。
四.计算题1.设某计算机指令系统有4种基本类型的指令A、B、C和D，它们在程序中出现的频度(概率)分别为0.3、0.2、0.15和0.35，指令周期分别为5ns、5.5ns、8ns和10ns，求该计算机的平均运算速度是多少MIPS(百万条指令每秒)？解:指令平均运算时间：T=5×0.3＋5.5×0.2＋8×0.15＋10×0.35＝7.3 (ns)平均运算速度：V=1/T=1/(7.3×10－3)＝137(MIPS)第2章运算方法与运算器一.填空题1.若某计算机的字长是8位，已知二进制整数x＝10100，y＝–10100，则在补码的表示中，[x]补＝00010100 ，[y]补＝11101100 。
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第一章计算机系统概论例1，冯·诺依曼机工作的基本方式的特点是什么?解：冯·诺依曼机工作的基本方式的特点是：按地址访问并顺序执行指令。
冯·诺依曼机工作原理为：例2，Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用的一项重要硬件技术。
现发展为多级cache体系，C. ______分设体系。
解：A. 高速缓冲B. 速度C. 指令cache与数据cache例3，完整的计算机应包括那些部分？解：完整的计算机应包括配套的硬件设备和软件系统。
例4，计算机系统的层次结构是怎样的？解：计算机系统的层次结构如图：第二章 运算方法和运算器例 1.设机器字长32位，定点表示，尾数31位，数符1位，问：(1)定点原码整数表示时，最大正数是多少？最大负数是多少？ (2)定点原码小数表示时，最大正数是多少？最大负数是多少？ 解：（1最大正数：数值 = （231 – 1）10最大负数： 数值 = -（231 – 1）10 （2）定点原码小数表示： 最大正数值 = （1 – 231 ）10最大负数值 = -（1–231 ）10例2.已知 x = - 0.01111 ，y = +0.11001， 求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补，x + y = ？ ，x – y = ？解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111[ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000所以： x + y = +0.01010 因为符号位相异，结果发生溢出例3.设有两个浮点数 N 1 = 2j1 × S 1 , N 2 = 2j2 × S 2 ,其中阶码2位，阶符1位，尾数四位，数符一位。
设 ：j 1 = (-10 )2 ,S 1 = ( +0.1001)2 j 2 = (+10 )2 ,S 2 = ( +0.1011)2求：N 1 ×N 2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。
（1）解: 浮点乘法规则：N 1 ×N 2 =（ 2j1 ×S 1）× （2j2 × S 2） = 2（j1+j2） ×（S 1×S 2） （2）阶码求和： j 1 + j 2 = 0 (3) 尾数相乘：被乘数S 1 =0.1001，令乘数S 2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =0⊕0 = 0。
按无符号阵乘法器运算得：N 1 ×N 2 = 20×0.01100011 （4）尾数规格化、舍入（尾数四位）N 1 ×N 2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）2例4.由S ，E ，M 三个域组成的一个32位二进制字所表示的非零规格化浮点数x ，其值表示为 ：x = （ -1 ）S ×（ 1.M ）× 2E – 128问：其所表示的规格化的最大正数、最小正数、 最大负数、 最小负数是多少？解：（1）最大正数x = [ 1 +（1 – 223 ）] ×2127（2（3 x = - [ 1 + （1 – 2-32 ）] ×2127（4 例5.已知X=2010×0.11011011，Y=2100×（-0.10101100），求X +Y 。
解：为了便于直观理解，假设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则它们的浮点表示分别为：[ X ]浮 = 00010 ， 0.11011011 [ Y ]浮 = 00100 ， 1.01010000 （1） 求阶差并对阶：ΔE = E x – E y = [ E x ]补 + [ - E y ]补 = 00010 + 11100 = 11110 即ΔE 为 –2，x 的阶码小，应使M x 右移2位，E x 加2， [ X ]浮 = 00010 ， 0.11011011 （11）其中（11）表示M x 右移2位后移出的最低两位数。
（2） 尾数和0. 0. 0 0 1 1 0 1 1 0 （11） 1. 1. 0 1 0 1 0 1 0 02. 2. 1 0 0 0 1 0 1 0 （11）（3） 规格化处理尾数运算结果的符号位与最高数值位为同值，应执行左规处理，结果为1.00010101 （10），阶码为00 011 。
（4） 舍入处理采用0舍1入法处理，则有1. 1. 0 0 0 1 0 1 0 1+ 11. 1. 0 0 0 1 0 1 1 0（5） 判溢出阶码符号位为00 ，不溢出，故得最终结果为 x + y = 2011× (-0.11101010)第三章 存储系统例 1.如图B2.1表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。
问：(1)当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？(2)当CPU 按虚拟地址2去访问主存时，主存的实地址码是多少？(3)当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？解：（1）用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。
（2）主存实地址码 = 96000 + 0128 = 96128（3）虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。
如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。
例2.CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200,已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。
解：命中率 H = N e / （N C + N m） = 3800 / (3800 + 200) = 0.95主存慢于cache的倍率：r = t m / t c= 250ns / 50ns = 5访问效率：e = 1 / [r + (1 – r)H]= 1 / [5 + (1 – 5)×0.95] = 83.3%平均访问时间：t a = t c / e = 50ns / 0.833 = 60ns例 3.图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。
74LS139是2 ：4译码器，使能端G接地表示译码器处于正常译码状态。
图B5.1要求：完成A组跨接端与B组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。
解：根据图B5.3中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H ——DFFFH，RAM2的地址空间为E000H——FFFFH。
图B5.3对应上述空间，地址码最高4位A15——A12状态如下：0000——0011 ROM10100——0111 ROM21100——1101 RAM11110——1111 RAM22 ：4译码器对A15A12两位进行译码，产生四路输出，其中：y0= 00 对应ROM1 ，y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。
然后用A13区分是RAM1（A13 = 0）还是RAM2（A13 = 1），此处采用部分译码。
由此，两组端子的连接方法如下：1——6， 2——5， 3——7， 8——12， 11——14， 9———3例4.已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（1）若每个摸条为32K×8位，共需几个模块条？（2）每个模块内共有多少片RAM 芯片？主存共需多少RAM 芯片？CPU 如何选择各模块条？解：（1）由于主存地址码给定18位，所以最大存储空间为218 = 256K ，主存的最大容量为256KB 。
现每个模块条的存储容量为32KB ，所以主存共需256KB / 32KB = 8 块板。
（2） 每个模块条的存储容量为32KB ，现使用4K ×4位的RAM 芯片拼成4K ×8位（共8组），用地址码的低12（A 0——A 11）直接接到芯片地址输入端，然后用地址的高3位（A 14——A 12）通过3 ：8译码器输出分别接到8组芯片的选片端。
共有8×2 = 16个RAM 。
（3）根据前面所得，共需8个模条，每个模条上有16片芯片，故主存共需8×16 =128片 RAM 芯片。
第四章 指令系统例1.指令格式如下所示，OP 为操作码字段，试分析指令格式特点。
解：（1）操作码字段为6位，可指定 26 = 64种操作，即64条指令。
（2）单字长（32）二地址指令。
（3）一个操作数在原寄存器（共16个），另一个操作数在存储器中（由变址寄存器内容 + 偏移量决定），所以是RS 型指令。
（4）这种指令结构用于访问存储器。
例2.某计算机字长16位，主存容量为64K 字，采用单字长单地址指令，共有64条指令，试采用四种寻址方式（立即、直接、基值、相对）设计指令格式。
解：64条指令需占用操作码字段（OP ）6位，这样指令余下长度为10位。
为了覆盖主存64K 字的地址空间，设寻址模式（X ）2位，形式地址（D ）8位，其指令格式如下：X= 0 0 直接寻址 有效地址 E=D （256单元） X= 0 1 间接寻址 有效地址 E= (D ）（64K ） X= 1 0 变址寻址 有效地址 E= (R)＋D （64K ） X= 1 1 相对寻址 有效地址 E=（PC ）＋D （64K ）其中R 为变址寄存器（16位），PC 为程序计数器（16位），在变址和相对寻址时，位移量D 可正可负。
例3.假设机器字长16位，主存容量为128K 字节，指令字长度为16位或32位，共有128条指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。