定点原码一位乘法器的设计 (2)
定点源码一位乘法器的设计内容结论
定点源码一位乘法器的设计内容结论篇一：设计一个定点源码一位乘法器可以帮助我们更好地理解计算机内部如何进行乘法运算。
本文将介绍一个定点源码一位乘法器的设计方案,包括其基本结构和实现方式,结论是这种乘法器在计算机内部可以实现,并且具有高效的性能。
首先来看乘法器的基本原理。
乘法是将两个数相乘得到的结果存储在两个数的对应位上,然后根据乘积的二进制表示将结果进行位运算得到最终的答案。
对于一位乘法器,其基本操作如下:1. 读取两个数,并将它们存储在一个临时变量中。
2. 对两个数进行位运算,将乘积的对应位设置为1,其他位设置为0。
3. 将结果存储回原来的两倍位置。
下面我们来具体实现一个一位乘法器。
首先,我们需要选择一种编程语言来实现乘法器。
由于一位乘法器只涉及两个数的不同位,因此选择C语言作为实现语言。
接下来,我们需要设计一个乘法器的数据结构。
对于一位乘法器,我们只需要将乘积的二进制表示存储在一个数组中,而不需要存储中间结果。
因此,我们可以使用一个二进制数组来实现一位乘法器。
接下来,我们来实现乘法器的代码。
首先,我们初始化两个数组,一个用于存储乘积的二进制表示,另一个用于存储中间结果。
然后,我们使用位运算来实现乘法操作。
具体地,我们按照以下步骤进行操作:1. 读取两个数。
2. 对两个数进行位运算。
3. 将乘积的对应位设置为1,其他位设置为0。
4. 将结果存储回原来的两倍位置。
下面是完整的代码实现:```c#include <stdio.h>#include <stdlib.h>#define MAX_INT 32767// 乘法器数据结构typedef struct {int value;int bit[2];} 乘积;// 初始化乘积void init_积(乘积*积) {积->value = 0;for (int i = 0; i < 2; i++) {积->bit[i] = 0;}}// 读取两个数int read_nums(乘积*积, int num1, int num2) { 乘积 temp;init_积(&temp);int carry = 0;for (int i = 0; i < 8; i++) {int bit = (num2 >> i) & 1;temp.bit[i] = bit;if (bit) {carry++;}}temp.value = carry ? (temp.value + num1) : num1;return temp.value;}// 位运算void bit_Ops(乘积*积, int num1, int num2, int bit) { if (bit) {积->bit[2 * bit - 1] = num2 & 1;}}// 打印结果void print_result(乘积*积, int num1, int num2) {for (int i = 0; i < 2; i++) {printf("%d ",积->bit[i]);}printf("");}int main() {乘积积1,积2;int num1, num2;printf("请输入两个整数:");scanf("%d%d", &num1, &num2);printf("请输入第一个整数:");scanf("%d", &积1.value);printf("请输入第二个整数:");scanf("%d", &积2.value);printf("请输入第一个整数的位数: ");scanf("%d", &积1.bit[0]);printf("请输入第二个整数的位数: ");scanf("%d", &积2.bit[0]);printf("计算结果为:");printf("%d", read_nums(积1, num1, num2));printf("计算结果的位数:");printf("%d ",积1.bit[2 *积1.bit[0] - 1]);printf(" ");printf("计算结果的进位:");printf("%d ",积2.bit[2 *积2.bit[0] - 1]);printf(" ");return 0;}```根据上面的代码,我们可以得到一位乘法器的基本结构。
原码一位乘法器设计实验报告
原码一位乘法器设计实验报告一位乘法器设计实验报告本次实验的目的是设计一个1位乘法器，使用VHDL语言在FPGA平台上进行编程，以模拟数字系统中常用的数字乘法操作。
（1）实验介绍本次实验采用FPGA对1位乘法器进行设计，通过综合语言VHDL对1位乘法器进行编程，实现乘法操作，考核我们所学习到的技能，及其在数字电路中的运用。
（2）原理1位乘法器（One-bit Multiplier）主要包括一个数据输入端A，输入一位A；B输入端，输入一位B；两个控制端，乘法指令和正负指令；产生和端为Cout，乘法结果输出端为Dout。
1位乘法器的功能是：如果A、B都为0时，整个乘法器保持空闲，如果A>0或者 B>0，就会开始乘法运算，Cout为A与B的AND运算结果，Dout=A*B，即当B=1时，Dout=A；当B=0时，Dout=0。
（3）实验流程（1）设计多位乘法器的功能模块，完成模块之间的接口描述；（2）设计1位乘法器的VHDL代码，其中包括输入、输出、控制部分；（3）利用Xilinx ISE 14.6完成编译，查看综合错误情况；（4）绘制电路图，添加模块；（5）进行仿真测试，将模块内各部分功能输入实际值，验证运算正确性；（6）在DE2开发板上运行代码，上传新的程序，查看实际运行情况，确认乘法器可以正确工作；（7）验证结果，完成整个乘法器的设计。
（4）实验结果本次实验通过编写VHDL语言，绘制电路图，仿真测试，烧写程序等步骤，设计出一位乘法器，实现了正确乘法运算功能，实验结果如下图所示：此外，实验中使用的FPGA开发板的硬件设计采用Cyclone ll，有良好的性能和可编程性，在编程和复杂数字电路处理领域有很强的优势。
（5）总结本次实验通过实验，熟悉了1位乘法器的结构及其工作原理，掌握综合语言VHDL和FPGA编程技术，掌握了数字电路设计。
最后，本次实验完成了乘法器的设计，检验结果满足预期，获得有意义的实验教训，实现了实验目标。
原码一位乘法器
实验一、原码一位乘法器一、引言在计算机组成原理知识教学过程中，关于二进制乘法运算是一个较难理解的环节，其中又以“定点原码一位乘法算法”是最基础的，针对这一算法设计实验方案，为学员提供实践环境，对深入理解这一问题、以及进一步的学习其他乘法乃至除法算法都十分重要。
二、定点原码一位乘法算法两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。
例如：[X]原=X0X1X2…Xn，X0为符号[Y]原=Y0Y1Y2…Yn，Y0为符号则[X·Y]原=（X0⊕Y0）|（X1X2…Xn）·（Y1Y2…Yn），符号“|”表示把符号和数值邻接起来。
在计算时，符号位和数值位分别进行计算。
对于数值位，逐次按乘数每一位（从低位到高位）上的值是1还是0，决定一个相加数或者是被乘数或者是0，并向左偏移一位去加上次计算得到的和（它又被称为部分积，其初值为0），如此进行乘数位数次，最终得到乘积。
在此需要注意的是：“相加数向左偏移一位后求和”和“上次计算得到的和向右偏移一位后求和”两种求和的方法是等效的，设计乘法器时采用后一种方法，其目的是寻求部份积与乘数移位方向的一致性。
例如X的值为1101，Y的数值为1011，求X·Y数值的过程如下：三、定点原码一位乘法器的逻辑结构根据以上算法，设计定点原码一位乘法器的逻辑结构如下图所示：其中n位寄存器S1n称为部分积寄存器，初值为0，计算结束时寄存乘积高位；一位寄存器S0用以寄存乘积符号；n+1位寄存器Y0n称为被乘数寄存器；n位寄存器X1n称为乘数寄存器，初值为乘数，计算结束时寄存乘积低位；一位寄存器X0用以寄存乘数符号。
控制信号Scr用于S1n清零，低电平有效；Scp用于S1n的触发，上升沿有效；S0cp用于S 0的触发，上升沿有效，X0cp用于X0的触发，上升沿有效，并且乘法器运行时，要求先产生X 0cp，然后再产生S0cp，所以这两个信号正好应用一个正脉冲的两个边沿；Xcp用于X1n的触发，上升沿有效；Ycp用于Y0n的触发，上升沿有效；Isc用于控制X1n是选择开关组值作输入还是选择移位的部分积作输入。
定点原码一位乘法器的设计
定点原码一位乘法器的设计定点原码乘法器是一种基本的数字运算电路，用于实现两个定点原码数的乘法运算。
在设计定点原码乘法器时，需要考虑两个关键方面：乘法运算的算法和乘法运算电路的实现。
一、乘法运算的算法设计：1.符号位的处理：定点原码乘法器需要考虑乘法运算的符号位。
根据乘法运算的规则，当两个数的符号位不同时，乘积的符号位为负；当两个数的符号位相同时，乘积的符号位为正。
因此，在乘法运算时，首先需要对两个乘数的符号位进行判断和处理。
2.乘法运算的主体部分：乘法运算的主体部分是通过将两个乘数的每一位进行相乘，并将结果相加得到乘积的每一位。
一般来说，乘法运算可以采用移位和加法的方式来实现。
a.移位操作：在乘法运算中，需要将乘数的每一位与被乘数的每一位相乘，并将结果相加。
因此，首先需要将乘数的每一位与被乘数的每一位相乘，移位操作可以实现该过程。
b.加法操作：乘法运算中，需要将乘数的每一位与被乘数的每一位相乘，得到中间的结果，然后将中间结果相加，得到最终的乘积。
这一步骤可以通过加法器电路来实现。
二、乘法运算电路的实现设计：在设计定点原码乘法器的电路时，需要考虑各个功能模块的实现：1.符号位处理电路：由于定点原码乘法器需要考虑两个乘数的符号位，因此需要设计一个符号位处理电路。
该电路可以根据两个乘数的符号位来判断乘积的符号位，并给出相应的控制信号。
2.移位操作电路：移位操作电路用于实现乘数的每一位与被乘数的每一位相乘。
可以采用多路选择器和移位寄存器来实现。
多路选择器用于选择当前操作的两个数位，移位寄存器用于保存被乘数的每一位。
3.加法器电路：加法器电路用于将乘数的每一位与移位操作电路中移位后的结果相加。
可以采用并行加法器来实现，通过级联多个全加器，实现两个二进制数的加法运算。
4.乘积结果输出电路：乘积结果输出电路用于将最终的乘积输出。
可以通过选择器来选择最后一位的结果，并将结果输出到寄存器中，供后续电路使用。
设计定点原码乘法器的步骤如下：1.分析乘法运算的算法，确定各个功能模块的需求和输入输出信号。
计算机组成原理第2章4-定点原码一位乘法运算
从例中可知：（1）两个n位数参加乘法运算要做n次加法和移位操作。 （2）用循环累加和移位操作实现乘法运算。
信 息 科 学 与 工 程 学 院9
第二章 运算方法和运算器
原码一位乘法逻辑结构原理图
部分积Z R0
加数器
LDR0 ∑/2Z
Yn
乘数Y R1
Yn Yn
LDR1 Y/2Y
Zs
计数器i T1 , T2, … +1
信 息 科 学 与 工 程 学 院5
第二章 运算方法和运算器
原码一位乘法(4/7)
令Zi表示第i次部分积，则上式可写成如下递推公式:
z0=0
z1=2-1(ynx+z0)
z2=2-1(yn-1x+z1) i+1
iቤተ መጻሕፍቲ ባይዱ
：
zi=2-1(yn-i+1x+zi-1) ：
zn=x•y=2-1(y1x+zn-1)
显然，欲求x·y，则需设置一个保存部分积的累加器。乘法开始时，令部分积 的初值z0＝0，然后求ynx加上z0，右移1位得第1个部分积z1。又将yn-1加上z1， 再右移1位得第2个部分积z2.依此类推，直到求得y1x加上zn-1并右移1位得最 后部分积zn，即得乘积x·y=zn。显然，两个n位数相乘，需重复进行n次“加” 及"右移”操作，才能得到最后乘积。这就是实现原码一位乘法的规则．
Ti
R
Cx
S
Q 乘法启动
被乘数X
R2
Xs Ys
信 息 科 学 与 工 程 学 1院0
第二章 运算方法和运算器
原码一位乘法（6/7)
工作原理 （I） 乘法开始时，“启动”信号使控制触发器Cx置“1”，于是开启时序脉冲T。 （II） 当乘数寄存器R1最末位为“1”时，部分积Zi和被乘数X在加法器中相加，其 结果输出至R0的输入端。 （III）一旦打入控制脉冲T到来，控制信号LDR0使部分积右移一位，与此同时，R1 也在控制信号LDR1作用下右移一位，且计数器i计数一次。 （IV）当计数器i=n时，计数器的溢出信号使触发器Cx置“0”，关闭时序脉冲T， 乘法宣告结束。 若将R0和R1连接起来，乘法结束时乘积的高n位部分在R0，低n位部分在R1，R1中 原来的乘数Y由于移位而全部丢失。所得乘积为2n＋1位（其中包括1位符号位）.
定点原码一位乘法器的设计
定点原码一位乘法器的设计定点原码一位乘法器的设计是一种用于实现数字信号处理中定点运算的电路。
在数字信号处理中，运算主要使用了整数的定点表示方式，这种表示方式采用了固定的小数点位置。
乘法是数字信号处理中最常用的运算之一，因此乘法器的设计对于整个系统的性能有着重要的影响。
一位乘法器的设计主要包括两个步骤：乘法操作和结果保存。
在乘法操作中，输入的两个操作数进行乘法运算，得到结果。
在结果保存中，利用寄存器等电路将结果保留下来供后续运算使用。
一位乘法器的乘法操作可以通过移位和加法来实现。
乘法操作的基本原理是将两个操作数的每一位进行相乘，并将结果相加。
具体实现中，可以通过移位操作将一个操作数的每一位与另一个操作数的对应位相乘得到部分积，然后将部分积相加得到最终的乘积。
一位乘法器的设计要考虑到运算的精度、速度和电路复杂度等因素。
采用定点原码表示的乘法器设计相对简单，但需要考虑原码的正负号运算和进位的处理。
在一位乘法器的设计中，可以采用串行方式或并行方式来实现乘法操作。
串行方式的优点是电路简单，但速度较慢；并行方式的优点是速度快，但电路复杂。
根据实际需求和设计限制，选择适合的方式。
一位乘法器的结果保存可以通过寄存器等电路来实现。
在结果保存中，还需要考虑正负号的表示，可以采用补码表示方法。
总结来说，定点原码一位乘法器的设计需要考虑乘法操作和结果保存两方面的问题。
乘法操作可以通过移位和加法来实现，结果保存可以通过寄存器等电路来实现。
设计中还需要考虑运算的精度、速度和电路复杂度等因素。
最终的设计方案需要根据具体需求和设计限制来选择合适的方式和方法。
原码一位乘法器的设计
第1章总体设计方案1.1 设计原理原码一位乘乘法器中用三个寄存器X，Y和BFJ分别存放被乘数，乘数和部分积。
乘法运算开始时，BFJ寄存器被清零，作为初始部分积。
被乘数放在X 寄存器中，乘数放在Y寄存器中。
实现部分积和被乘数相加是通过X送加法器和Y送加法器，在加法器中完成的。
加法器的输出经过移位电路向右移一位送入BFJ寄存器中。
Y寄存器是用移位寄存器实现的，其最低位用作Y送加法器的控制命令。
因为原码一位乘是通过乘数的最低位是1还是0来确定加数的，当乘数的最后一位为1的时候，部分积加上被乘数，当乘数的最后一位为0的时候，部分积加上0。
加法器最低一位的值，在右移的过程中将被移入Y寄存器的最高数值位，这样就使积的低位部分被保存在Y寄存器中，最开始的乘数在逐位右移的过程中不断丢失，直到移位结束。
乘法运算完成以后BFJ寄存器中保存的数值是乘积的高位部分，Y寄存器即乘数寄存器中保存乘积的低位部分。
1.2设计思路实现原码一位乘乘法的逻辑框图如图1.2所示，BFJ存放部分积，X存放被乘数，Y存放乘数。
一个实现一位原码乘法运算的运算器可以由一个被乘数寄存器，一个乘数寄存器，一个部分积寄存器，一个加法器，一个计数器，二选一选择电路以及移位电路七个模块构成。
顶层的乘法器模块采用原理图设计输入方式。
被乘数寄存器模块中X为被乘数输入端，LOAD为数据打入电平，CLK为输入脉冲，XOUT为数据输出端口。
乘数寄存器模块中Y为乘数输入端，LOAD为数据打入电平，CLK位输入脉冲，INPUT为部分积最低位输入端，YOUT为数据输出端口，LOWBIT为数乘数最低位输出端。
部分积寄存器中IN为部分积右移一位以后的数据输入端，CLR为清零电平，CLK为输入脉冲，HIGH为加法器的进位输入端，OUT为部分积右移一位后数据输出端。
图1.2实现原码一位乘法的逻辑电路框图计数器模块中CLR为清零端，CLKI为输入脉冲，CLKO为脉冲输出。
二选一选择电路中IN为被乘数输入端口，CTR为控制信号输入。
16位定点数原码一位乘法器的设计与实现课程设计报告
(此文档为word格式，下载后您可任意编辑修改！)计算机科学与工程学院课程设计报告题目全称： 16位定点数原码一位乘法器的设计与实现课程名称：计算机组成原理指导老师：谭浩职称：（注：学生姓名填写按学生对该课程设计的贡献及工作量由高到底排列，分数按排名依次递减。
序号排位为“1”的学生成绩最高，排位为“10”的学生成绩最低。
）指导老师评语：签字：摘要Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
本实验用Verilog HDL语言设计了全加器实现的组合乘法器,通过功能仿真,验证了结果。
关键词：乘法器，Verilog，组合逻辑，全加器ABSTRACT Text….Keywords:目录（自动插入目录）第一章绪论 (1)1.1 选题背景及意义 (1)1.2 国内外研究现状 (1)1.3 主要内容与章节安排 (1)1.4 本章小结 (1)第二章课程设计的需求分析 (3)2.1 环境需求 (3)2.2 功能需求 (3)2.3 性能需求 (3)2.3 本章小结 (3)第三章 ****的设计 (5)3.1 总体设计 (5)3.2 功能模块设计 (5)3.3 本章小结 (5)第四章 ****的实现 (7)4.1 开发环境介绍 (7)4.2 主要功能模块的实现 (7)4.3 本章小结 (7)第五章测试及成果展示 (9)5.1 测试环境 (9)5.2 测试用例和结果 (9)5.3 成果展示 (9)5.4 本章小结 (9)第六章总结与展望 (11)参考文献 (12)第一章绪论1.1 选题背景及意义随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。
硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。
中央处理器CPU的好坏是影响和制约计算机速度和性能的关键因素。
而加法器是组成CPU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：4401102学号：*****************指导教师：***完成日期：2006年12月31日目录第1章总体设计方案 (1)1.1设计原理................................................................................................ .1 1.2 设计思路 (3)1.3 设计环境 (3)第2章详细设计方案................................................................................... . 4 2.1 顶层原理的设计与实现. (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 6 2.1.3编译、综合、适配 (6)2.2 功能模块的设计与实现 (7)2.2.1移位电路模块的设计与实现 (7)2.2.2 二选一选择器模块的设计与实现 (8)2.2.3移位寄存器模块的设计与实现 (8)2.2.4控制电路模块的设计与实现 (9)2.3 仿真调试 (10)第3章编程下载与硬件测试 (12)3.1 编程下载 (12)3.2 硬件测试及结果分析 (12)参考文献 (13)附录（电路原理图） (14)第1章总体设计方案1.1 设计原理在定点计算机中，两个原码表示的数相乘的运算规则是：乘积的符号位由两数的符号按异或运算得到，而乘积的数值部分则是两个数相乘之积。
设n位被乘数和乘数用定点小数表示(定点整数也同样适用)被乘数[x]原 = x f .x0 x1 x2 … x n乘数[y]原 = y f .y0 y1 y2 … y n= ( x f⊕y f ) . (0. x0 x1 x2 …x n)(0 . y1 y2 …y n)则乘积[ z ]原式中，x f为被乘数符号，y f为乘数符号。
乘积符号的运算法则是：同号相乘为正，异号相乘为负。
由于被乘数和乘数和符号组合只有四种情况(x f y f = 00，01，10，11),因此积的符号可按“异或”(按位加)运算得到。
数值部分的运算方法与普通的十进制小数乘法相类似，不过对于用二进制表达的数来说，其乘法规则更为简单一些：从乘法y的最低位开始，若这一位为“1”，则将被乘数x写下；若这一位为“0”，则写下全0。
然后再对乘数y的高一位进行的乘法运算，其规则同上，不过这一位乘数的权与最低位乘数的权不一样，因此被乘数x要左移一位。
依次类推，直到乘数各位乘完为止，最后将它们统统加起来，便得到最后乘积z 。
图1.1 定点原码一位乘原理框图定点原码一位乘法器顶层模块如图所示，x[7：0]为被乘数输入端、y[7:0]为乘数输入端，XA,YA为符号位输入端，CLK为脉冲输入端，LOAD为打入端,CLR 为清零端,OUT[16:0],为结果输出端.1.2 设计思路定点原码一位乘法器可以用加法器,被乘数寄存器,乘数寄存器,部分积寄存器,计数器,二路选择器,移位电路和门电路构成。
其中乘数寄存器,计数器，二路选择器，移位电路，结果寄存器采用verilog设计输入方式，加法器，部分积寄存器采用原理图设计输入方式。
采用硬件描述语言进行电路设计并实现给定的功能，设计的verilog程序经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。
1.3 设计环境·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机；·EDA环境：Xilinx Foundation EDA设计软件。
第2章详细设计方案2.1 顶层原理的设计与实现顶层方案图实现定点原码一位乘法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。
在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。
2.1.1创建下层图形设计文件顶层图形文件主要由一个加法器，一个移位电路，一个计数器，两个寄存器一个移位寄存器组装而成的一个完整的设计实体。
可利用Xilinx Foundation ECS 模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。
图2.1 下层图形文件结构2.1.2器件的选择与引脚锁定（1）器件的选择由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xlinx XCV200可编程逻辑芯片。
（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1所示。
表2.1 信号和芯片引脚对应关系2.1.3编译、综合、适配利用Xilinx Foundation编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编程文件。
2.2 功能模块的设计与实现定点原码一位乘法器是以一个加法器，一个移位电路，一个计数器，两个寄存器一个移位寄存器模块为基础而实现的，设计时这模块用verilog设计输入方式实现。
2.2.1移位电路模块的设计与实现移位电路形成的verilog程序用ORM2.VHD表示，其设计过程如下。
（1）创建verilog源文件module GDF (D,CLR, F, FA, CI) ;input [7:0] D ;input CLR;input F ;output [7:0] FA ;reg [7:0] FA ;output CI ;reg CI ;// add your declarations here// add your code herealways @ (CLR)beginif(CLR)beginFA<=0;CI<=0;endelsebeginFA[7]<=F;FA[6]<=D[7];FA[5]<=D[6];FA[4]<=D[5];FA[3]<=D[4];FA[2]<=D[3];FA[1]<=D[2];FA[0]<=D[1];CI<=D[0];endendendmodule（2）创建元件图形符号可用Xilinx Foundation编译器的模块实现。
（3）功能仿真对创建的移位电路进行功能仿真，验证其功能的正确性。
2.2.2 二选一选择器模块的设计与实现二路选择器形成的verilog程序其设计过程如下。
（1）创建verilog源文件module XUAN2 (B, SO, QOUT) ;input [7:0] B ;input SO ;output [7:0] QOUT ;reg [7:0] QOUT ;// add your declarations here// add your code herealways@(SO )beginif(SO) QOUT<=B;else QOUT<=0;endendmodule（2）创建元件图形符号可用Xilinx Foundation编译器的模块实现。
（3）功能仿真对创建的二路选择器进行功能仿真，验证其功能的正确性。
2.2.3 移位寄存器模块的设计与实现移位寄存器形成的verilog程序其设计过程如下（1）创建verilog源文件module CHENG (LOAD, SIN, DIN, CLK, CLR, Q, KIN) ;input LOAD ;input SIN ;input [7:0] DIN ;input CLK ;input CLR ;output [7:0] Q ;reg [7:0] Q ;output KIN ;reg KIN ;// add your declarations here// add your code herealways@(posedge CLK or posedge CLR)beginif(CLR) Q <=0;else if(LOAD) Q<=DIN;elsebeginKIN<=Q[0];Q <= Q>>1;Q[7]<=SIN;endendendmodule（2）创建元件图形符号可用Xilinx Foundation编译器的模块实现（3）功能仿真对创建的移位寄存器进行功能仿真，验证其功能的正确性。
2.2.4控制模块的设计与实现所有模块脉冲汇总接CLK被乘数由X[7：0]控制输入乘数由Y[7：0]控制输入双符号位由XA，YA控制输入2.3 仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。
1）建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数被乘数X[7：0] ：1111 1111 （FFH）乘数Y[7：0]：1111 1111（FFH）符号位XA：0符号位YA：0CLK：11个上升沿CLR：先高后低2）功能仿真结果与分析（如下图）结果OUT[15：0]：FE01H沈阳航空工业学院课程设计报告第3章编程下载与硬件测试第3章编程下载与硬件测试3.1 编程下载利用Xilinx ISE的编程下载功能，将得到的*.bin文件下载到XCV200实验板的XCV200可编程逻辑芯片中。
下载如下图所示：3.2 硬件测试及结果分析X[7：0]=1111 1111（FFH）Y[7：0]=1111 1111（FFH）QOUT=1111 1110 0000 0001（FE01H）参考文献[1] 林灶生，刘绍汗。
V erilog FPGA 芯片设计。
北京航空航天大学出版社，2006，7，1。
[2] K。
科夫曼（美）著沈树群张艳吴京松译。
基于Verilog语言的实用FPGA 设计科学出版社[3]王爱英。
计算机组成与结构（第3版）清华大学出版社[4]侯伯享顾新。
VHDL硬件描述语言与数字逻辑电路设计。
西安电子科技大学出版社[5]刘明业蒋敬旗刁岚松等译。
硬件描述语言VERILOG（第四版）。
清华大学出版社[6]许振林等译。
VERILOG HDL 硬件描述语言。
机械工业出版社[7] 夏宇闻著。
VERILOG数字系统设计教程。
北京航空航天大学出版社，2006，7，1。
附录（电路原理图）沈阳航空工业学院课程设计报告。