实验六 同步计数器的设计
计数器的设计实验报告
计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。
图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3 —计数器输入端Q0、Q1、Q2、Q3 —数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。
执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。
加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
实验六 Verilog设计分频器计数器电路答案
实验六Ｖerilog设计分频器/计数器电路一、实验目的1、进一步掌握最基本时序电路的实现方法;2、学习分频器/计数器时序电路程序的编写方法；３、进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verｉlog设计一个10分频的分频器,要求输入为cｌocｋ（上升沿有效)，reseｔ（低电平复位）,输出clocｋout为4个clock周期的低电平，4个ｃlｏcｋ周期的高电平）,文件命名为fｅnｐinｑｉ10。
v.2、用Verilｏg设计一异步清零的十进制加法计数器,要求输入为时钟端ＣLＫ（上升沿）和异步清除端CLＲ（高电平复位），输出为进位端C和4位计数输出端Q,文件命名为ｃouｔe ｒ1０．v。
3、用Verilog设计８位同步二进制加减法计数器,输入为时钟端ＣLK(上升沿有效)和异步清除端CLR(低电平有效)，加减控制端ＵＰDOWN,当UPDOＷＮ为1时执行加法计数，为0时执行减法计数;输出为进位端Ｃ和8位计数输出端Ｑ,文件命名为coutｅr8.v。
4、用VEＲILＯG设计一可变模数计数器，设计要求：令输入信号M１和Ｍ0控制计数模,当M1M0=00时为模1８加法计数器；M1M０=0１时为模4加法计数器；当M1M0=１0时为模12加法计数器；M1M0=1１时为模6加法计数器，输入cｌk上升沿有效，文件命名为mcouｔ5。
ｖ。
5、ＶｅriｌogHＤL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，ＣLＫ是时钟输入端，上升沿有效;ENA是时钟使能控制输入端，高电平有效,当ENA=1时，时钟CＬK才能输入;ＣＬR是复位输入端，高电平有效,异步清零；Ｑ［３．。
0］是计数器低4位状态输出端，Q[7.．0]是高4位状态输出端；ＣＯUT是进位输出端.三、实验步骤实验一：分频器1、建立工程2、创建Veｒilog HDＬ文件3、输入10分频器程序代码并保存4、进行综合编译5、新建波形文件6、导入引脚7、设置信号源并保存8、生成网表9、功能仿真10、仿真结果分析由仿真结果可以看出ｃlockoｕｔ输出５个ｃloｃｋ周期的低电平和5个clock的高电平达到10分频的效果，设计正确。
实验六Verilog设计分频器计数器电路
实验六Verilog设计分频器/计数器电路一、实验目的1进一步掌握最基本时序电路的实现方法；2学习分频器/计数器时序电路程序的编写方法；3进一步学习同步和异步时序电路程序的编写方法。
二、实验内容1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为5个clock周期的低电平，5个clock周期的高电平），文件命名为fenpinqi10.v。
2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。
3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。
4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。
5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。
三、实验步骤：第一个实验：1、打开QuartusII，新建一个工程f_fenpinq10yjq2、新建一个Verilog HDL文件3、输入程序：module fenpinqi10(clk,reset,clkout);input clk,reset;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clk , negedge reset)beginif(!reset)begin clkout<=0;cnt<=0;endelse if(cnt==4)begin cnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule4、设置顶层实体名(点settings>general >下拉选fenpinqi10)5、编译6、执行file>Create/Update>Create Symbol Files for Current Flie为VHDI设计文件生成原件符号7、建立波形文件8、导入引脚9、仿真结果如下：总结：仿真结果与实验一的题意相符，所以仿真正确。
同步计数器的设计实验报告文档
2020同步计数器的设计实验报告文档Contract Template同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。
按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。
体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
实验六 集成计数器的应用讲课教案
图7-4 74193内部逻辑图
本实验中用到的器件还有7475，它是一个四位的锁存器，管脚图如图7-5所示。 其中D1~D4为数据输入端；G12、G34为锁存控制端，当控制端信号无效时， 数据传送至输出端，控制信号有效时，实现锁存，输出保持不变；Q1~Q4为 数据输出端。
3、利用7490、7475、7448和数码管，搭建一个十进制计数、锁存、译码 、显示电路，验证7448的灭零输入功能和7475的锁存功能，并记录数码 管的显示状态。
4、考虑一下如何用计数器实现分频，用7490完成对TTL方波的二分频和 十分频，并用示波器观察8421码和5421码两种码制的分频效果有什么不 同。
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实验内容：
TTL方波：将波形设置为方波，峰峰值设置为5V，直流偏置设置为2.5V
1、7490为异步计数器，可以用5421和8421两种码制来实现十进制计数， 请用两种码制实现7490的十进制计数，用TTL方波作为计数脉冲，并作出 状态表。
2、计数器7490有两个异步清零控制端R1和R2，试用7490构成六进制（ 8421码）和七进制（5421码）计数器，验证起功能并画出连接图。不使 用其他器件，还能构成哪些进制的计数器。
图7-1 7490管脚图
图7-2 7490内部逻辑图
本实验中使用的另外一种计数器为74193，它是一个可预置同步十六 进制加减计数器，管脚图如图7-3所示，内时钟脉冲输入端，分别为向上和向下 计数；DATAA~DATAD为并行数据输入端口；CLEAR为异步清零信号 端；LOAD为置位端，将并行输入端口的数据传送到输出端； BORROW为借位端；CARRY为进位端；QA~QD为计数输出端口。
同步计数器实验报告
同步计数器实验报告集成计数器实验报告实验三集成计数器一、实验目的1、掌握集成计数器构成N进制的计数器的连接方法。
二、预习要求1．熟悉芯片各引脚排列。
2．理解构成模长M进制计数器的原理。
3．实验前设计好实验所用电路，画出实验用的接线图。
三、实验内容1、设计一模长M = 60进制的计数电路。
1）用同步连接反馈预置法实现。
2）用同步连接反馈清零法实现。
2、按设计图连接电路。
CP接频率为1Hz的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD显示译码器CD4511的DCBA输入端，CD4511的输出接七段数码显示器。
3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。
四、实验器材数字逻辑实验箱，74LS160，74LS00，74LS20。
五、实验报告要求1、60进制计数器的电路设计图、连线图和计数器的测试结果。
4、测试过程中出现的问题及解决办法。
六、实验用元件介绍1．集成计数器74LS160本实验所用集成芯片为异步清零同步预置四位8421码10进制加法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。
V QQQQ74LS160功能表RDET EP CP D D DD QQ Q Q 0××××××××0 0 0 010××↑D C B A D C B A 110 ××××××保持11×0×××××保持111 1↑××××计数10 1 2 374LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。
74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。
实验06八位硬件加法器
实验六8位硬件加法器一. 实验目的1. 掌握QuartusII的硬件描述语言设计方法2. 了解同步计数器的原理及应用3. 设计一个带使能输入、进位输出及同步清零的增1四位N (N<16)进制同步计数器二. 准备知识1. 串行进位加法器若有多位数相加，则可采用并行相加串行进位的方式来完成。
例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如图6.1所示：图6.1 串行进位加法器由图6.1可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。
这种加法器的逻辑电路比较简单，但它的运算速度不高。
为克服这一缺点，可以采用超前进位等方式。
2. 超前进位加法器对于一个加法器来说，它是一个纯组合电路。
也就是它的输出在输入出现的时刻就已经确定了，包括它的和和进位值，是输入的组合逻辑。
换而言之，只要知道输入，在不算出和的情况下也可以得到进位值，该值仅为输入的组合逻辑，以这样的一种思路设计的叫超前进位加法器。
而所谓串行进位加法器，就是必须算得低位加法的值后才可以继续计算高位值，如图6.1所示的电路，引用了一位全加器构成了四位全加器。
在硬件实现上，在4倍的单个全加器延时时间内它的输出都是不准确的，必须经过4倍的单个全加器延时时间才能得到准确值。
如果是16位或32位的加法器，延时是不可容忍的。
因此一般来说是直接利用输入组合逻辑方式同时决定结果的每一位和输出进位来实现的加法器，为超前进位加法器，相比与串行加法大大减低了多位加法所需要的延迟。
由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。
现在介绍超前进位的概念。
根据全加器的功能，可列出它的真值表：表6.1 全加器真值表由全加器的真值表可得Si 和Ci 的逻辑表达式：1111111i i i i i i i i i i i i i i i i i i i i i i S A B C A B C A B C A B C A B C A B C A B C -------=+++=⊕+⊕=⊕⊕ （6.1）11111i i i i i i i i i i i i i i i i i i C A B C A B C A B C A B C A B A B C -----=+++=+⊕ （6.2）定义两个中间变量Gi 和Pi ：i i i i i iG A B P A B ==⊕ （6.3）当Ai ＝Bi ＝1时，Gi ＝1，由Ci 的表达式可得Ci ＝1，即产生进位，所以Gi 称为产生量变 。
数字系统设计实验报告计数器、累加器
实验五计数器设计一、实验目的:1）复习计数器的结构组成及工作原理。
2）掌握图形法设计计数器的方法。
3）掌握Verilog HDL语言设计计数器的方法。
4）进一步熟悉设计流程、熟悉数字系统实验开发箱的使用。
二、实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）用图形法设计一个十进制计数器, 仿真设计结果。
下载, 进行在线测试。
用Verilog HDL语言设计一个十进制的计数器（要求加法计数；时钟上升沿触发；异步清零, 低电平有效；同步置数, 高电平有效）, 仿真设计结果。
下载, 进行在线测试。
四、实验截图1）原理图:2）仿真波形:3）文本程序:5）波形仿真:五、实验结果分析、体会:这次实验, , 由于试验箱有抖动, 故在原理图上加了去抖电路, 但是在波形仿真的时候无需考虑抖动, 所以我在波形仿真的时候将去抖电路消除了, 方便观察实验六累加器设计一、实验目的:1）学习了解累加器工作原理;2)了解多层次结构的设计思路;3）学会综合应用原理图和文本相结合的设计方法。
实验器材:数字系统设计试验箱、导线、计算机、USB接口线三、实验内容:1）在文本输入方式下设计分别设计出8位的全加器和8位的寄存器, 并分别存为add8_8.v和reg8.v;3） 2）在原理图输入方式下通过调用两个模块设计出累加器电路, 并存为add8.bdf, 进行功能仿真;下载, 进行在线测试。
四、实验截图1）8位累加器原理图:2）波形仿真:3）文本输入8位加法器语言及符号:生成元器件:4）文本输入8位寄存器:生成图元:五、实验总结:通过本次实验, 学习了解累加器工作原理, 了解多层次结构的设计思路, 学会综合应用原理图和文本相结合的设计方法。
《数字电子技术》实验指导书
数字电子技术实验指导书电气与电子工程学院实验一门电路逻辑功能及测试一、实验目的1. 熟悉门电路逻辑功能2. 熟悉数字电路实验仪及示波器使用方法二、实验仪器及材料1. 双踪示波器2. 器件74LS00 二输入端四与非门 2片74LS20 四输入端双与非门 1片74LS86 二输入端四异或门 1 片三、实验内容1.测试门电路逻辑功能（1）.选用双四输入与非门74LS20一只，插入14P锁& 紧插座上按图1.1接线、输入端接K1-K16（电平开关输出插口），输出端接电平显示发光二极管（L1-L16任意一个）（2）.将电平开关按表1.1置位，分别测输出电压及逻辑状态。
表 1.1输出输出1 2 4 5 Y 电压（V）H H H HL H H HL L H HL L L HL L L L2．异或门逻辑功能测试（1）.选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接电平开关，输出端A、B、Y接电平显示发光二极管。
（2）.将电平开关按表1.2置位拨动，将输出结果填入表中。
表 1.2输入输出A B Y Y电压L L L LH L L LH H L LH H H LH H H HL H L H3、逻辑电路的逻辑关系（1）.用74LS00、按图1.3，1.4接线，将输入输出逻辑关系分别填入表1.3、表1.4中，表1.3输入输出A B YL LL HH LH H表1.4输入输出A B Y ZL LL HH LH H（2）.写出上面两个电路逻辑表达式。
五、实验报告1.按各步骤要求填表并画逻辑图。
2.回答问题：（1）怎样判断门电路逻辑功能是否正常？（2）与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？（3）异或门又称可控反相门，为什么？实验二组合逻辑电路（半加器、全加器）一、实验目的1.掌握组合逻辑电路的功能测试。
2.验证半加器和全加器的逻辑功能。
3.学会二进制数的运算规律。
同步计数电路
同步计数电路同步计数电路是一种常见的电子电路，用于实现数字信号的同步计数。
在数字电子系统中，同步计数电路起到了关键的作用，能够精确地控制和计数信号的频率和相位。
本文将详细介绍同步计数电路的原理、应用和设计。
一、原理同步计数电路一般由触发器、计数器和时钟信号源组成。
触发器是一种存储器件，能够存储和传输数字信号。
计数器则可以根据触发器的输出状态实现数字信号的计数。
时钟信号源提供了稳定的时钟信号，用于驱动计数器的计数操作。
同步计数电路的工作原理如下：1. 初始化：将计数器的初始值设定为零，并将时钟信号源的时钟信号输入计数器。
2. 计数操作：当时钟信号源的时钟信号到达时，计数器开始计数，每个时钟周期加一。
3. 输出：当计数器的输出达到预设的计数值时，输出一个脉冲信号作为计数完成的标志。
4. 循环计数：当计数器的输出达到预设的最大计数值时，计数器返回到初始状态重新开始计数。
二、应用同步计数电路广泛应用于各种数字电子系统中，例如：1. 时序控制：同步计数电路可以用于控制系统的时序，实现电路的启动、停止、复位等功能。
2. 时钟分频：通过调整计数器的初始值和最大计数值，可以实现对时钟信号的分频，用于控制系统的速度。
3. 频率测量：利用同步计数电路，可以测量输入信号的频率，用于工业自动化、通信等领域。
4. 信号生成：同步计数电路可以生成特定的数字信号序列，用于通信、数据存储等应用。
三、设计设计同步计数电路需要考虑以下几个方面：1. 计数器的位数：根据需要计数的范围确定计数器的位数，位数越多，计数范围越大。
2. 时钟频率：根据应用需求选择合适的时钟频率，确保计数过程稳定可靠。
3. 输出触发条件：确定计数完成后触发输出的条件，例如计数器达到最大值或达到预设值等。
4. 电路稳定性：通过添加适当的稳定电路，确保同步计数电路的稳定性和抗干扰性。
四、总结同步计数电路是一种常见而重要的电子电路，能够实现数字信号的精确计数和控制。
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实验六同步计数器的设计
一、实验目的和要求
1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件
仪器及器件名称型号数量数字电路实验箱DS99-1A 1 数字万用表DY2106 1 双踪示波器CS-4135 1
器件74LS73X2 2 74LS32X2 1 74LS08X2 2
四、实验原理
1．计数器的工作原理
递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
五、实验内容
1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：
图4 12进制计数器状态转换图
2.考虑增加一个控制变量D，当D=0时，计数器按内容一方式（顺时针）运行，当D=1时，无论计数器当前处于什么状态，计数器按内容一的反方向（逆时针）运行。
本题为附加内容，因接线复杂可用模拟软件测试结果。
六、实验报告
1.写出详细的设计过程。
(1)根据实验要求可以的该特殊十二进制计数器状态转换图。
(2)确定电路所需触发器数目:有效状态为m=12，求所需触发器数目n 。
由2n ≥m=12，可得n=4。
(3)画出次态卡诺图
(4)求出每个触发器的状态方程
(5)求各触发器的驱动方程
根据n n n Q K Q J Q +=+1，得到以下J 、K 的逻辑表达式：
(6)仿真图如下：
显示管显示的顺序符合十二进制的要求
2.画出CP及各输出端的波形图，要画好他们之间的相位关系。
(1)通过状态图画得CLK、Q0、Q1、Q2、Q3的波形图如下：
(2)仿真得到波形图如下：
(3)实际测得波形图如下：
Q3、Q2波形实测
Q1、Q0波形实测
Q0、CLK波形实测
3.附加内容
先推出逆时针的状态方程。
逆时针次态卡诺图如下：
求出每个触发器的方程：
根据求出的状态方程仿真：
显示灯的亮灭为逆时针顺序仿真逆时针运行Q0、Q1、Q2、Q3波形图如下：
再将D 加入到状态方程，综合两种方式有：
100==K J
n
n Q D Q D K J 0011⋅+⋅==
)(01301012n
n n n n n n Q Q Q Q Q D Q Q D J ++⋅= )(01310132n
n n n Q Q Q DQ Q Q Q D K +++= 0120123Q Q Q D Q Q Q D J n
n +=
0121223Q Q Q Q Q D Q D K n
n
n
n
+=
4.写出实验过程中遇到的问题，解决方法和心得体会。
这个实验中JK 触发器不用的引脚，该接高电平需要接高电平，否则会发生错误的空翻。
实验过程中触发器的初始输出都是0000，好在求出的状态方程中可以自然的进入0001再进入顺时针的循环。
逆时针则首先进入0111再进入逆时针循环。
故在0000为初态的情况下，电路是可以自启动的。
否则，需要加上冗余项，迫使其在无效状态下进入有效循环中去。