分析图示组合逻辑电路的功能
组合逻辑 电路
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12. 2 中规模集成组合逻辑电路的功 能与应用
一个输出信号与输入信号的一个取值组合相对应。常用的有 3线-8线、4线-16线译码器，如74LS138,74LS154等。 如图12-8所示是三位二进制(3线-8线)译码器74LS138的 引脚排列图和逻辑符号。表12-5是74LS138的功能表。
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12. 2 中规模集成组合逻辑电路的功 能与应用
当
.表示允许编码(
).但无有效编码请求(所
有编码输入端都无效为1).如功能表第2行所不。当 =0.
表示允许编码(
).且正在(对编码输入端中提出编码请
求且优先权最高的)进行编码.如功能表第3~10行所示。
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12. 2 中规模集成组合逻辑电路的功 能与应用
3.二-十进制(10线-4线)优先编码器
无效的高电平。使能端又叫做片选端CS(Chip Select).利
用片选端可以方便地扩展译码器的功能。
如图12-9所示电路实现用两片3线-8线译码器74LS138扩 展成4线-16线译码器。
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12. 2 中规模集成组合逻辑电路的功 能与应用
*2.二-十进制译码器 二-十进制译码器能将输入的4位BCD码译成10个译码输出
表如表12-8所示。
是控制输入端(又称使能端).当
时.禁止工作.输
入数据被封锁.Y=0;当
组合逻辑电路原理概述及作用分析
组合逻辑电路原理概述及作用分析
组合逻辑电路概述：
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路(简称组合电路)，另一类叫做时序逻辑电路(简称时序电路)。
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
1.半加器与全加器
①半加器
两个数A、B相加，只求本位之和，暂不管低位送来的进位数，称之为半加。
完成半加功能的逻辑电路叫半加器。
实际作二进制加法时，两个加数一般都不会是一位，因而不考虑低位进位的半加器是不能解决问题的。
②全加器
两数相加，不仅考虑本位之和，而且也考虑低位来的进位数，称为全加。
实现这一功能的逻辑电路叫全加器。
2.加法器
实现多位二进制数相加的电路称为加法器。
根据进位方式不同，有串行进位加法器和超前进位加法器两种。
①四位串行加法器：如T692。
优点：电路简单、连接方便。
缺点：运算速度不高。
最高位的计算，必须等到所有低位依此运算结束，送来进位信号之后才能进行。
为了提高运算速度，可以采用超前进位方式。
习题3 组合逻辑电路分析与设计 数字电子技术 含答案
1习 题 3组合逻辑电路分析与设计数字电子技术[题3.1] 分析图题3.1所示电路，列出真值表，写出输出函数表达式，并说明电路的逻辑功能。
解：由电路图得真值表如下所示：所以：AB 时，11Y = A B 时，31Y = A B =时，21Y =电路实现比较器的功能。
A ，B 是输入；Y 1，Y 2，Y 3分别是A<B ，A=B ，A>B 时的输出。
[题3.2] 分析图题3.2所示电路，说明电路的逻辑功能。
2解：电路的逻辑函数表达式为：(10Y S EN A S EN B EN Y EN ⎧=⋅⋅+⋅⋅=⎪⎨=⎪⎩时）；输出高阻态（时）电路的逻辑功能是：在使能条件EN=1且S=0时，输出A ；在使能条件EN=1且S=1时，输出B ；使能条件EN=0时，输出高阻态。
电路实现数据选择器的功能。
[题3.3] 图题3.3是一个密码锁控制电路。
开锁条件是必须将开锁开关闭合，且要拨对密码。
如果以上两个条件都得到满足，开锁信号为1，报警信号为0，即锁打开而不报警。
否则，开锁信号为0，报警信号为1。
试分析该电路的密码是多少。
解：1Y S ABCD =⋅2Y S ABCD =⋅分析电路可知：电路的密码是1001。
[题3.4] 图题3.4所示电路由4位二进制比较器7485和4位二选一数据选择器74157组成。
其中74157控制端B A /的控制作用为：B A /=0时，Y i =A i ,否则，Y i =B i 。
试分析图示电路的逻辑功能。
3解：当A B ≤时，输出A ；当A B 时，输出B ；所以电路的功能是输出A ，B 中较小的数。
[题3.5] 某建筑物的自动电梯系统有五个电梯，其中三个是主电梯（设为A 、B 、C ），两个备用电梯。
当上下人员拥挤，主电梯全被占用时，才允许使用备用电梯。
现需设计一个监控主电梯的逻辑电路，当任何两个主电梯运行时，产生一个信号（Y 1）,通知备用电梯准备运行；当三个主电梯都在运行时，则产生另一个信号（Y 2），使备用电梯主电源接通，处于可运行状态。
组合逻辑电路的分析
组合逻辑电路的分析在分析组合逻辑电路时，我们可以使用真值表、卡诺图或布尔代数等方法。
下面将分别介绍这些方法的基本原理和应用。
1.真值表分析法真值表是列出电路的所有可能输入和对应输出的表格。
通过逐行检查真值表的输出列，可以确定电路的功能。
真值表分析法适用于较小规模的电路，但对于较复杂的电路可能不够实用。
2.卡诺图分析法卡诺图是一种图形表示方法，用于描述逻辑函数之间的关系。
它将所有可能的输入组合表示为一个方格矩阵，每个方格代表一个状态。
相邻的方格表示输入之间只有一个位不同。
通过合并相邻的方格，我们可以找到简化逻辑函数的最小项或最小项组合。
卡诺图分析法可以用来优化逻辑电路，减少门的数量和延迟。
3.布尔代数分析法布尔代数是一种用符号和运算规则描述逻辑函数的代数系统。
我们可以使用布尔代数的运算规则来简化和优化逻辑电路。
常见的布尔代数运算包括与运算、或运算、非运算和异或运算等。
通过应用这些运算规则，我们可以将复杂的逻辑函数简化为最小项或最小项组合，从而简化电路。
在进行组合逻辑电路的分析时，我们首先需要确定电路的输入和输出。
然后，我们可以根据电路的功能和输出要求，绘制真值表或卡诺图。
通过分析真值表或卡诺图，我们可以找到逻辑函数的最小项或最小项组合。
接下来，我们可以将这些最小项或最小项组合转化为逻辑门的输入方式。
最后，我们可以使用布尔代数的运算规则来简化逻辑函数和电路。
组合逻辑电路的分析是电路设计和优化的重要一步。
通过应用不同的分析方法，我们可以更好地理解电路的功能和性质，从而更好地设计和优化电路。
在分析组合逻辑电路时，我们需要注意电路的输入和输出要求，合理选择和配置逻辑门，以及优化电路的延迟和开销。
09.11分析电路图的逻辑功能
分析电路图的逻辑功能。
由逻辑门构成的组合逻辑电路，其分析过程通常分为以下三个步骤：①根据给定的逻辑电路，写出输出函数的逻辑表达式；②根据已写出的输出函数的逻辑表达式，列出真值表；③根据逻辑表达式或真值表，判断电路的逻辑功能。
【例1】【例2】【例3】【例4】组合逻辑电路的设计设计步骤： 1.逻辑问题描述将设计问题转换为逻辑问题，即用真值表或表达式的形式来描述设计问题； 2.逻辑函数化简用代数法或卡诺图法将逻辑问题化为最简与或式；3.逻辑函数变换根据给定逻辑门的类型、数量等因素，将表达式转换为所需形式； 4.画逻辑电路图并考虑实际工程问题。
【例5】设计一个组合逻辑电路，其输入ABCD 为8421BCD 码。
当输入BCD 数能被4或5整除时，电路输出F=1，否则F=0。
试分别用或非门和与或非门实现。
【例6】某厂有A 、B 、C 三个车间和Y 、 Z 两台发电机。
如果一个车间开工，启动Z 发电机即可满足使用要求； 如果两个车间同时开工，启动Y 发电机即可满足使用要求；如果三个车间同时开工，则需要同时启动Y 、 Z 两台发电机才能满足使用要求。
试仅用与非门和异或门两种逻辑门设计一个供电控制电路， 使电力负荷达到最佳匹配 【例7】.用与非门设计三变量多数表决器。
【例8】设计一个一位二进制半加器。
【例9】 用卡诺图法判断函数 是否存在险象。
触发器级电路分析D C A BD AD F ++=要确定一个用触发器构成的同步时序电路的功能，通常需要经过以下几个分析步骤：①根据给定电路写出输出方程组、激励方程组和次态方程组；②根据上述三个方程组列出电路的状态表；③根据状态表画出电路的状态图，必要时还可画出电路的工作波形；④根据状态图（或状态表、工作波形）确定电路的逻辑功能【例10】分析图5所示同步时序电路的功能，并画出电路的工作波形。
触发器级电路设计步骤(1) 导出原始状态图或状态表。
(2) 状态化简。
（3）状态分配。
数字逻辑复习题
数字逻辑复习题⼭东理⼯⼤学成⼈⾼等教育数字逻辑复习题⼀、分析下图所⽰组合逻辑电路的功能。
要求写出逻辑函数表达式，列出真值表，最后分析功能。
⼆、⽤异或门和与⾮门设计⼀个全加器。
（要求：列出真值表，写出表达式，最后画出逻辑电路图）三、⽤3-8线译码器74138和适当的与⾮门实现逻辑函数C AB C A C B A F +=),,(1。
四、分析下图所⽰的同步时序逻辑电路的功能。
写出输出函数和激励函数表达式、次态真值表、状态图，最后分析出电路的逻辑功。
y 2CPXy 1五、⽤卡诺图化简法求出下列逻辑函数的最简与－或表达式。
C B ACD C A B A D C B A F +++=),,,(六、分析下图所⽰组合逻辑电路的功能。
A BCS七、⽤多路4选1选择器MUX 实现4变量逻辑函数∑=)13,10,9,8,7,3,2,0(),,,(m D C B A F的功能，选⽤变量C 和D 作为选择控制变量，画出电路图。
F⼋、把下列不同进制数写成按权展开形式。
(1) (4517.239)10 (3) (325.744)8 (2) (10110.0101)2 (4) (785.4AF)16九、写出下列各数的原码、反码和补码。
(1) 0.1011 (2) –10110⼗、图⽰电路均为TTL 门，各电路在实现给定的逻辑关系时是否有错误，如有错误请改错。
BF AB=F A B=+A B （2）F AB=A B （3）⼗⼀、由集成四位⼆进制同步步计数器74161和8选1数据选择器74LS151组成的电路如图所⽰。
试按要求回答：（15分）CPF（1）74161组成⼏进制计数器电路；（2）画出计数状态转换图；（3）写出输出Y 的序列信号的⼀个周期；⼭东理⼯⼤学成⼈⾼等教育数字逻辑复习题答案⼀．分析下图所⽰组合逻辑电路的功能⽤代数法对输出函数F 的表达式化简如下：C A B A F ⊕+⊕=功能评述：由真值表可知，该电路仅当A,B,C 取值同时为0或同为1时输出F 的值为0，其他情况下输出F 为1。
组合逻辑电路习题解答
自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ，与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为时，输出2Y 1Y 0Y 为 010 。
4．3线—8线译码器74HC138处于译码状态时，当输入A 2A 1A 0=001时，输出07Y ~Y = 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器，输入信号为两个要比较的一位二进制数，用A 、B 表示，输出信号为比较结果：Y (A ＞B ) 、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B )的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
（√，× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出 C ．电路中的时延 D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的A ．在输出级加正取样脉冲B ．在输入级加正取样脉冲C ．在输出级加负取样脉冲D ．在输入级加负取样脉冲 12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→01 13．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．010 14．数据分配器和 有着相同的基本电路结构形式。
组合逻辑电路概述
2．或逻辑
图3-4 或逻辑举例
其中，开关A，B是决定逻辑事 件灯L亮还是不亮的两个条件。只要 A，B中有一个合上，灯L就亮，只有 A，B都不合上时，灯L才灭，如表33所示为或逻辑举例的因果关系表。
A
B
L
断
断
灭
断
合
亮
合
断
亮
合
合
亮
表3-3 或逻辑举例的因果关系表
如图3-5所示为或逻辑的逻辑电路符号， 称为或门电路。
Y0 F0 (I0 ，I1 ， ，In1) Y1 F1(I0 ，I1 ， ，In1) Ym1 Fm1(I0 ，I1 ， ，In1)
1.3 3种基本逻辑门及其 表示
1．与逻辑
如图3-2所示为与逻辑事件的举例。
图3-2 与逻辑举例
其中，开关A和B是决定逻辑事件灯L亮还是不亮的两个条件。 只有当A，B都合上时，灯L才会亮，否则灯L就不亮，如表3-1所 示为与逻辑举例的因果关系表。
A
L
断
亮
合
灭
表3-5 非逻辑举例的因果关系表
如图3-7所示为非逻辑的逻辑电路符号， 称为非门电路。
图3-7 非门逻辑符号
如表3-6所示为非逻辑的真值表，表示单值逻辑变量所有 可能取值所对应的逻辑事件的状态。
A
L
0
1
1
0
表3-6 非逻辑真值表
1.4 由3种基本逻辑门导出 的其他逻辑门及其表示
1．与非门
图3-10 与或非门组合电路及逻辑符号
如表3-9所示为与或非门的真值表。
A
B
C
D
L
0
0
0
0
1
0
0
0
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B
C
F
0
0
0
0
0
0
1
0
0
1
00011 Nhomakorabea0
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
2、由逻辑状态表写出逻辑式
3、由逻辑式画出逻辑图
分析图示组合逻辑电路的功能。
分析图所示逻辑电路的逻辑功能，要求写出逻辑式，列出真值表并分析逻辑功能。
某公司有A、B、C三个股东，分别占公司50%、30%、20%的股份。一个议案要获得通过，必须有超过50%股权的股东投赞成票。试列出该公司表决电路的真值表。
解：用1表示股东赞成议案，用0表示股东不赞成议案；用F表示表决结果，且用1表示议案获得通过，用0表示议案未获得通过。根据这些假定，不难列出该公司表决电路的真值表，如表1-10所示。