基于USB接口的数据采集系统的设计与实现o

图中 FPGA 采 用 ALTERA 公司 生 产 的 APEX
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系列芯片, 型号为 EP1K30, 通过在 FPGA 中编写硬件逻 辑控制 A/ D 转换器的运行; 实现 A/ D 转换器和 USB 控 制芯片间数据传 输的数 据总线 接口。除 此之 外, 为了 保证 FPGA 和 USB 控 制芯 片间 数据 交互过 程的 实现, 必须在 FPGA 中提供一个用于 传输通 信双方控 制和状 态信息的 GPIO 接口。
图 1 系统结构图
阵 列块, 可实现最 大为 3k 字节 的 RAM 存 储器。
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自动化仪表!第 25 卷第 9 期 2004 年 9 月
3 系统的设计与实现
3. 1 USB 接口芯片介绍 在设计中, 我们选取 Cyprees 公司的 EZ- USB 系列芯 片来实现 USB 接口设备方的控制。它是一款带有多个外 设、 高度集成的芯片, 其功能框图如图 2 所示。一个集成 的 USB 收发器 ( transceiver) 连 接 USB 总线 的D+ 和 D- 。 串行接口引擎( SIE) 对总线上的数据进行编/ 解码、 错误 检测、 位填充以及 USB 规范规定的其它信号级操作的实 现, 并且最终把数据收或发到 USB 接口部分。
图 4 FPGA 自动配置示意图
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PROCESS AUTOMATION INSTRUMENTATION, Vol. 25, No. 9, Sep. , 2004
基于 USB 接口的数据采集系统的设计与实现 AN2135SC 的 I/ O 端口 的定 义以 及 配置 命令 见参 考文献
[ 5] [ 3]
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本系统中对 FPGA 的配置采 用 PS( passive serial, 即 被动串行) 方式。通常采用的是以下两种配置方法: 配 置数据来自于 ALTERA 公司生产的串行配 置器件或系 统控制器, 如 EPC16、 EPC1 、 EPC2 和 EPC1441 等, 系 统上电 时可对 ACEX1K 系列 芯片 进行配 置; 配 置逻 辑也 可以 通 过 ALTERA 公司生产的 Master Blaster、 Byte Blaster MV 或 Bitblaster 下载电缆进行手工下载。但是前者会增加 系统的成本, 而后者又很不方便。 本系统 中采 用 一种 比 较 独特 的 PS 方 式 对 FPGA 进行 配 置: 将 FPGA 的 5 个 配 置 管 脚 DCLK 、 CONF DONE、 nCONFIG 、 nSTATUS、 DATA0 分 别 与 USB 控制 器 的 5 个 I/ O 管脚 USB PA4 、 USB PA5 、 USB PC3 、 USB PC4、 USB PC5 经过三态 缓冲器 缓冲后相 连; 然 后在软 件( 驱动程序) 编程中通 过设置 AN2135SC 芯片 内与这 5 个 I/ O 管脚相关联的 I/ O 口寄存器 PORTACFG 、 OEA 、 PORTCCFG 、 OEC 来实现 FPGA 上电时通过 PS 方式的自 动配置的( 配置文 件采用 二进制 格式, 如 rbf 格 式等) , 如图 4 所示。
据传输 和控 制 状 态 信 息 传输 的 功 能, 需 要 在 芯片 的 8051 核中编 写程 序, 对 AN2135SC 芯片 内 部相 关 的专 用寄存器进行配置[ 3] 。
图 3 AN2135SC 与 FPGA 接口示意图
3. 3
FPGA 的独特配置方案 FPGA 芯片是一 种基 于 SRAM 工 艺制 作 的可 编程
图 5 数据传输通道程序流程图
每次数据总线 读操作 的启 动均由 AN2135SC 芯片 发送一个 读选 通信 号来 实现。AN2135SC 芯 片发 送到 EP1k30 芯片的读 选通 信号 可以 作为 上述 缓 冲器 数据 输出的同步信号, EP1k30 芯片 也利用 这个选通 信号来 控制缓 冲 器 的 输 出 地 址 指 针。 实 现 这 部 分 功 能 的 AHDL 源代码如下: brd clk= usb frd; brd cnt[ ] . clk= usb frd; if brd cnt[ ] = = b# 100000000000∃then 数据传输通道的实现 本系统中 EN USB 芯片工 作于 快 速数 据传 输模 式。在这种模式下, 芯片 提供的 一个 8 位并行 的数据 总线可以与外部的 FIFO 结构 相连接。 当 USB 总线开 始一次数据传输时, 芯片将发出一个读或写选通信 号。 与此信号同步, 芯片与外部 FIFO 每次可 以完成一个字 节的数据 交互。 把它 和 USB 总 线上 的 块传 输模 式相 结合, 芯片并行总线上就可以实现大数据量的传输。 由于本解决方案是将 FPGA 输出 的数字 信号发送 到上位机去, 因此在 数据传 输通 道中只 涉及 到了 USB 总线读的操作。在 这种条 件下, EP1k30 中实 现数据传 输通道的程序流程图如图 5 所示。 在图 5 中, EP1k30 在 采集 到 A/ D 转 换 器的 12 位 输出数据之后, 为 把它 发送到 AN2135SC 芯片 中, 必须 首先转换为 8 位数据, 我们将 12 位 数据分成高 4 位和 低 8 位两部分, 分高、 低字节两次发送出去。其中高字 节的高 4 位传 送 12 位 数据 的 高 4 位, 低 4 位 填 充 0。 A/ D 转换器的 12 位数据分成两个字节 后, 先传送低字 brd cnt[ ] = b# 100000000000∃ ; rd else brd cnt[ ] . d= brd cnt[ ] . q+ 1; rd end if; usb d[ ] = q[ ] ; 上面的程序给出了这一次读过程中读地址指针的 变化情况。随着读地 址指针 的变 化, 缓冲 器中 的数据 顺次输出到 数据 总线 D[ 7 输出端口, usb D[ 7 3. 5 0] 。 GPIO 功能的实现 在 AN2135SC 芯片与 EP1k30 芯片进行数据传输的 同时, 双方需要一些握手信号来协调传输过程。为此, 我们选择了 AN2135SC 芯 片中 的 I2C 总线 主 控制 器作 为 GPIO 端口, 用来传输一些必要的控制和状态信息。 d[ 7 0] 上去。程 序中 brd cnt [ 11 0] 为缓 冲器的 读地 址指针, q[ 7 0] 是 缓冲 器的 ena= vcc; ena= gnd;
并详细描述了此解决方案的硬件实现。 关键词 Abstract The design of a data collection system based on USB interface and FPGA control is introduced. The operational principle of the USB interface chip AN2135SC is also presented. The hardware implementation of the solution is described in detail. Key words Data collection system USB interfa是 8051 单片机的增 强型, 提高了 执行速度 并增 加了 一些 新的 特性。 它使 用内 部 RAM 作为程序和数据存储器; 带有 16 位地址线和 8 位数据 线用来访问外部存储器, 特 有的快 速传 输模式 可以在 外部逻辑和内部 USB FIFO 间快速地传递数据。 3. 2 USB 总线数据通信解决方案 在实现数据通信 解决 方案时, 为完 成数据 流的正 常传输, 所 建立 的 硬件 平台 必 须能 够提 供 两个 接 口。 首先必须要有一个实现数 据传输 的数 据总线 接口; 除 此之外, 为了保证数据交互过程的正常实现, 必须提供 一个用于传输通信双方控制和状态信息的 GPIO 接口。 AN2135SC 芯片提 供了 EZ- USB 系列 芯片 的所有 接口 和 功 能。在 本 系统 中, 我 们 将 利 用 这 款 芯 片和 FPGA 芯片配合 工 作, 建 立一 个 基于 USB 总线 接 口的 数据通信解决方案, 以实现 将采样 信号 输出到 上位机 中的功能。 在此解决方案中, 我们选择 AN2135SC 芯片工作在 快速数据传输模式下的 8 位并行 数据总线 D[ 7 0] 作 为数据传输的总线接口; 选择 AN2135SC 芯片中的通用 I2C 总线主控制器接口 作为 数据通 信过 程中进 行控制 和状态信 息 传输 的 GPIO 接口。 这样, 芯 片中 的 一般 GPIO 引脚就可以用来实现其它 功能, 方便了 系统的进 一步扩充。 图 3 所示 为 AN2135SC 芯 片与 FPGA 芯片 的接口示意图。 为了使 AN2135SC 芯片 中快速 数据 传输模 式下的 数据总线 D[ 7 0] 和通用 I C 主控 制器 分别完 成流数
基于 USB 接口的数据采集系统的设计与实现
陈秀玲, 等
基于 USB 接口的数据采集系统的设计与实现
Design and Implementation of a Data Collection System B ased on USB Interface
陈秀玲
摘
周
欣
陈黎平
( 上海交通大学自动化系, 上海 200030) 要 介绍了一种基于 USB 接口并用 FPGA 控制的数据采集系统的设计及此方案中使用到的 USB 接口芯片 AN2135SC 的工作原理, 数据采集系统 USB 接口 FPGA
器件, 其编程数 据存 储于 器件 的 SRAM 存储 器内。这 是一 种易失 性的存储 器, 在系 统掉电时, FPGA 芯片中 的逻辑将会丢失, 芯片功能随即消失, 上电后需要重新 对其进行配置。利用此功 能可以灵 活地改 变 FPGA 芯 片中的逻辑结构。这 是一种 动态 配置过 程, 这 种方式 称为 ICR 方式( in circuit reconfigurable) 。