第4章 数字频率合成器的设计分析
基于FPGA平台的数字频率合成器的设计和实现
基于FPGA平台的数字频率合成器的设计和实现数字频率合成技术是一种实现高精度频率合成的方法，具有广泛应用价值。
在数字频率合成中，FPGA是一种非常重要的平台，能够实现高速、高精度、可编程的数字频率合成。
本文将介绍基于FPGA平台的数字频率合成器的设计和实现。
一、FPGA简介FPGA是一种可以编程的数字集成电路，具有非常灵活的可编程性。
FPGA中包含了大量的逻辑单元、存储单元和输入输出接口，可以通过编程实现各种数字电路功能。
FPGA具有高速、高度集成、低功耗等优点，在数字电路的设计和实现中得到了广泛应用。
二、数字频率合成的基本原理数字频率合成是通过一组特定的频率合成器和相位加法器来合成所需要的频率。
首先，将参考频率和相位加法器连接起来，形成一个频率合成器。
然后，将输出频率与参考频率的比例进行数字控制，并将输出频率的相位与参考频率相位进行加法计算，最终输出要求的频率。
三、数字频率合成器的设计1. 参考频率生成模块参考频率生成模块是数字频率合成器的核心模块。
参考频率一般使用晶振作为输入信号，并通过频率除和锁相环等技术来产生高精度的参考频率。
在FPGA中，可以使用PLL、DCM等IP核来实现参考频率的生成。
2. 分频器分频器是将参考频率转化为所需的输出频率的模块，一般使用计数器实现。
在FPGA中，可以使用计数器IP核或使用Verilog等HDL语言来实现。
3. 相位加法器相位加法器用于将输出频率的相位和参考频率的相位相加。
在FPGA中，可以使用LUT（查找表）实现相位加法器。
4. 控制单元控制单元用于控制数字频率合成器的各个模块，并实现与外部设备的接口。
在FPGA中，可以使用微处理器或FPGA内部逻辑来实现控制单元。
四、数字频率合成器的实现数字频率合成器的实现需要进行数字电路设计和FPGA编程。
一般来说，可以采用Verilog或VHDL等硬件描述语言进行FPGA编程，实现各个模块的功能。
数字电路设计过程中，需要考虑到功耗、面积和时序等问题，同时需要进行仿真和验证。
数字频率合成器报告论文
南京信息职业技术学院电子产品设计报告作者系部专业题目赵小平学号38 电子信息学院电子信息工程技术数字频率合成器的设计指导教师李震涛完成时间：2018 年 10月 5日目录1摘要 .............................................................2数字频率合成器的设计3数字频率合成器的组成及工作原理 ...................................3.1数字频率合成器的组成 .........................................3.2锁相环的工作原理 .............................................3.3参考振荡器的工作原理 .........................................3.4可变分频器和分频比控制器的工作原理 ...........................3.5消抖动电路的工作原理 .........................................3.6数码显示电路的工作原理 .......................................4数字频率合成器的设计任务和性能指标 ...............................5频率合成器的调试 .................................................5.1晶体振荡器与 4000分频电路调试 ...............................5.2消抖动电路和预置分频电路的安装和调试 ........................5.3锁相环电路和可变分频电路安装和调试 ..........................5.4频率合成器总体电路调试说明 ..................................结论参考文献（第 4章数字频率合成器的设计（ 8课时） PPT）（《电子技术基础—数字部分》华中理工大学教研室编康华光主编）附录一：数字频率合成器原理图附录二：频率合成器元器件清单1摘要数字频率合成被广泛应用于通信，雷达，导航等领域。
第4章数字频率合成器的设计讲解
第 4 章数字频率合成器的设计随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。
为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。
频率合成是通信、测量系统中常用的一种技术,它是将一个或若干个高稳定度和高准确度的参考频率经过各种处理技术生成具有同样稳定度和准确度的大量离散频率的技术。
频率合成的方法很多，可分为直接式频率合成器、间接式频率合成器、直接式数字频率合成器( DDS) 。
直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。
该方法频率转换时间快(小于100ns),但是体积大、功耗大，目前已基本不被采用。
锁相式频率合成器是利用锁相环( PLL )的窄带跟踪特性来得到不同的频率。
该方法结构简化、便于集成,且频谱纯度高,目前使用比较广泛。
直接数字频率合成器(Direct Digital Frequency Synthesis简称：DDS)是一种全数字化的频率合成器，由相位累加器、波形ROM，D/A 转换器和低通滤波器构成, DDS 技术是一种新的频率合成方法, 它具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等优点。
但合成信号频率较低、频谱不纯、输出杂散等。
这里将重点研究锁相式频率合成器。
本章采用锁相环, 进行频率合成器的设计与制作4.1设计任务与要求1.设计任务：利用锁相环，进行频率合成器的设计与制作2.设计指标：(1)要求频率合成器输出的频率范围f0为1kHz〜99kHz;(2)频率间隔f为1kHz;(3)基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于10一4;(4)数字显示频率；(5)频率调节采用计数方式。
3•设计要求：(1)要求设计出数字锁相式频率合成器的完整电路。
(2)数字锁相式频率合成器的各部分参数计算和器件选择。
数字频率合成器设计实例
数字频率合成器设计实例数字频率合成器设计实例数字频率合成器（Digital Frequency Synthesizer）是一种能够产生不同频率信号的设备。
它通过使用数字技术和数学算法来合成所需的频率，具有高精度和稳定性。
在本文中，我们将逐步介绍数字频率合成器的设计过程。
1. 设定所需频率范围：首先，确定所需合成的频率范围。
这取决于具体应用，例如音频处理、无线通信等。
假设我们的频率范围为1Hz到10kHz。
2. 确定采样率：采样率是指每秒钟对信号进行采样的次数。
根据香农抽样定理，采样率应大于信号最高频率的两倍。
在我们的例子中，最高频率为10kHz，因此选择采样率为至少20kHz。
3. 选择数字信号处理器（DSP）：为了实现数字频率合成器，我们需要选择一种适合的DSP芯片。
DSP芯片能够高效地执行数字信号处理任务，例如信号生成和滤波。
选择一款性能强大且易于编程的DSP 芯片，以满足所需的合成要求。
4. 设计频率控制模块：频率控制模块是数字频率合成器的核心部分，用于生成所需频率的数字信号。
它通常由相位锁定环（PLL）和数字控制振荡器（NCO）组成。
a. 相位锁定环（PLL）：PLL是一种控制系统，通过比较输入信号的相位和参考信号的相位差异来产生所需频率的输出信号。
通过调整参考信号的频率和相位，PLL可以实现精确的频率合成。
b. 数字控制振荡器（NCO）：NCO是一种可编程振荡器，能够生成具有可变频率的数字信号。
通过调整输入的控制参数，NCO能够实现不同频率的信号合成。
5. 编程实现：根据DSP芯片的编程手册和软件开发工具，编写相应的代码实现频率控制模块。
通过配置PLL和NCO的参数，以及设置合适的参考信号，实现所需频率的合成。
6. 验证和调试：使用示波器或频谱分析仪等测试工具，验证合成的频率是否符合要求。
如果发现频率偏差或其他问题，可以通过调整PLL和NCO的参数来进行调试和校准。
7. 优化和改进：根据实际应用需求和反馈，对数字频率合成器进行优化和改进。
DDS 直接数字频率合成器 实验报告(DOC)
直接数字频率合成器（DDS）实验报告课程名称电类综合实验实验名称直接数字频率合成器设计实验日期2015.6.1—2013.6.4学生专业测试计量技术及仪器学生学号114101002268学生姓名陈静实验室名称基础实验楼237教师姓名花汉兵成绩摘要直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS 或DDS）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。
本篇报告主要介绍设计完成直接数字频率合成器DDS的过程。
其输出频率及相位均可控制，且能输出正弦波、余弦波、方波、锯齿波等五种波形，经过转换后在示波器上显示。
经控制能够实现保持、清零功能。
除此之外，还能同时显示出频率控制字、相位控制字和输出频率的值。
实验要求分析整个电路的工作原理，并分别说明了各子模块的设计原理，依据各模块之间的逻辑关系，将各电路整合到一块，形成一个总体电路。
本实验在Quartus Ⅱ环境下进行设计，并下载到SmartSOPC实验系统中进行硬件测试。
最终对实验结果进行分析并总结出在实验过程中出现的问题以及提出解决方案。
关键词：Quartus Ⅱ直接数字频率合成器波形频率相位调节AbstractThe Direct Digital Frequency Synthesizer is a technology based on fully digital technique, a frequency combination technique syntheses a required waveform from concept of phase. This report introduces the design to the completion of the process of direct digital frequency synthesizer DDS. The output frequency and phase can be controlled, and can output sine, cosine, triangle wave, square wave, sawtooth wave, which are displayed on the oscilloscope after conversation. Can be achieved by the control to maintain clear function. Further can simultaneously display the value of the frequency, the phase control word and the output frequency. The experimental design in the Quartus Ⅱenvironment, the last hardware test download to SmartSOPC experimental system. The final results will be analyzed, the matter will be put forward and the settling plan can be given at last.Key words:Quartus ⅡDirect Digital Frequency Synthesizer waveform Frequency and phase adjustment目录一、设计内容 (4)二、设计原理 (4)2.1 DDS概念 (4)2.2 DDS的组成及工作原理 (4)三、设计要求 (6)3.1 基本要求 (6)3.2 提高要求 (6)四、设计内容 (6)4.1 分频电路 (6)4.2 频率预置与调节电路 (10)4.3 累加器 (12)4.4 波形存储器（ROM） (13)4.5 测频电路 (19)4.6 译码显示电路 (21)4.7 消颤电路 (22)4.8 总电路 (23)五、电路调试仿真与程序下载 (24)六、示波器波形图 (25)七、实验中遇到的问题及解决方法 (25)八、电路改进 (26)九、实验感想 (28)十、参考文献 (28)一、设计内容设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器（Direct Digital Frequency Synthesizer 简称DDFS 或DDS）。
直接数字频率合成器DDS的设计
直接数字频率合成器DDS 的设计DDS 的基本原理DDS 技术是一种把一系列数字量形式的信号通过DAC 转换成模拟量形式的信号的合成技术，它是将输出波形的一个完整的周期、幅度值都顺序地存放在波形存储器中，通过控制相位增量产生频率、相位可控制的波形。
DDS 电路一般包括基准时钟、相位增量寄存器、相位累加器、波形存储器、D/A 转换器和低通滤波器（LPF ）等模块，如图1所示。
相位增量寄存器寄存频率控制数据，相位累加器完成相位累加的功能，波形存储器存储波形数据的单周期幅值数据，D/A 转换器将数字量形式的波形幅值数据转化为所要求合成频率的模拟量形式信号，低通滤波器滤除谐波分量。
整个系统在统一的时钟下工作，从而保证所合成信号的精确。
每来一个时钟脉冲，相位增量寄存器频率控制数据与累加寄存器的累加相位数据相加，把相加后的结果送至累加寄存器的数据输出端。
这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS 合成信号的一个频率周期，累加器的溢出频率就是DDS 输出的信号频率。
相位累加器输出的数据的高位地址作为波形存储器的地址，从而进行相位到幅值的转换，即可在给定的时间上确定输出的波形幅值。
图1 DDS 原理图波形存储器产生的所需波形的幅值的数字数据通过D/A 转换器转换成模拟信号，经过低通滤波器滤除不需要的分量以便输出频谱纯净的所需信号。
信号发生器的输出频率fo 可表示为：Ns f M f M f 2..0=∆= ( 1)式中s f 为系统时钟，f ∆为系统分辨率，N 为相位累加器位数，M 为相位累加器的增量。
参数确定及误差分析首先确定系统的分辨率f ∆，最高频率max f ，及最高频率max f 下的最少采样点数min N 根据需要产生的最高频率max f 以及该频率下的最少采样点数min N ，由公式m i n m a x.N f f s ≥ (2)确定系统时钟s f 的下限值。
毕业设计(论文)-直接数字频率合成器设计[管理资料]
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直接数字频率合成器设计The Design of Direct Digital Frequency Synthesizer摘要利用可编程逻辑阵列FPGA（Field Programmable Gate Array）实现DDS专用电路芯片，主要特点是能满足用户对特殊功能的要求，而且在使用过程中也灵活地改变系统结构。
，并不能满足所有的要求。
本文在对现有DDS技术的大量文献调研的基础上，提出了符合FPGA结构的DDS设计。
方案利用QuartusⅡ开发工具在ALTERA FLEX10K系列器件上进行了实现。
关键词直接数字频率合成器单片机数模转换温度漂移补偿AbstractThe main features of realization of dedicated direct digital frequency synthesizer circuit chips using FPGA are the ability to meet user requirements for special functions, but also flexibility change structural of the system in the use of the process. Although commercial DDS dedicated chip circuit provide a lot of opportunities for the designers and meet the needs of many occasions, there are its limitations and cannot meet all the requirements. On a large number of investigation of existing research literature，the papers involves the proposed structure of the direct digital frequency synthesizer FPGA design. The Programmer uses the Quartus II development tool for designing the Altera FLEX10K series devices.Keywords DDS MCU DAC Temperature drift compensation目录前言 (1)第1章设计思路及原理 (2)研究意义 (2)总体设计任务 (2)设计思路及原理 (3)DDS工作原理框图 (3)具体工作过程 (3)第2章系统电路的设计及原理 (5)系统框图 (5)各模块具体实现原理分析和说明 (5)相位累加器模块 (5)ROM查找表模块 (10)单片机输入输出控制模块 (12)温漂误差补偿 (13)D/A转换模块 (18)滤波输出电路模块 (19)软件仿真结果 (19)第3章硬件电路的构建 (21)FPGA芯片的选择与使用 (21)硬件连接电路图 (23)第4章实验开发系统系统 (25)实验开发系统的选择与使用 (25)实验过程与结果分析 (27)总结....................................................................................... 错误!未定义书签。
DDS数字频率合成器实验报告
DDS数字频率合成器实验报告摘要直接数字频率合成器是一种基于全数字技术，从相位出发直接合成所需波形的一种频率合成技术，具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，本次实验中，利用QuartusII软件设计一个可控制频率，相位的可输出正弦和余弦的直接数字频率合成器，要求分析整个电路的工作原理，并分别说明各子模块的设计原理，整合各电路，形成总体电路。
完成调试、仿真、编程下载后，分析最终结果，总结问题并寻求解决方法关键词：直接数字频率合成器累加控制频率相位波形AbstractDirect digital frequency synthesizer is a full digital technology based on afrequency synthesis technology, the required waveform from the phase of thedirectsynthesis, has the advantages of low cost, low power consumption, high resolution and fast switching time and other advantages, is widely used in thefieldof electrical and electronic equipment,In this experiment, a design can control the frequency by using QuartusIIsoftware, the direct digital frequency synthesizer phase can output sine andcosine, the working principle of the whole circuit requirements analysis, andexplains the design principle of each module, integration of the circuit, the formationof the overall circuit. Finisheddebugging, simulation, programming,analysis result, summarizes the problems and seek solutionsKey word: Direct Digital Frequency Synthesizer accumulation control frequent phase position waveform一、实验目的：设计一个频率及相位均可控制的可输出正弦及余弦波形直接数字频率合成器二、实验原理与过程：直接数字频率合成器是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。
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第4章数字频率合成器的设计随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。
为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。
频率合成是通信、测量系统中常用的一种技术,它是将一个或若干个高稳定度和高准确度的参考频率经过各种处理技术生成具有同样稳定度和准确度的大量离散频率的技术。
频率合成的方法很多，可分为直接式频率合成器、间接式频率合成器、直接式数字频率合成器( DDS)。
直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。
该方法频率转换时间快(小于100ns)，但是体积大、功耗大，目前已基本不被采用。
锁相式频率合成器是利用锁相环（PLL）的窄带跟踪特性来得到不同的频率。
该方法结构简化、便于集成，且频谱纯度高，目前使用比较广泛。
直接数字频率合成器（Direct Digital Frequency Synthesis简称：DDS）是一种全数字化的频率合成器，由相位累加器、波形ROM，D/A转换器和低通滤波器构成，DDS技术是一种新的频率合成方法，它具有频率分辨率高、频率切换速度快、频率切换时相位连续、输出相位噪声低和可以产生任意波形等优点。
但合成信号频率较低、频谱不纯、输出杂散等。
这里将重点研究锁相式频率合成器。
本章采用锁相环，进行频率合成器的设计与制作。
4.1 设计任务与要求1．设计任务：利用锁相环，进行频率合成器的设计与制作2．设计指标：（1）要求频率合成器输出的频率范围f0为1kHz～99kHz；（2）频率间隔 f 为1kHz；（3）基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于10－4；（4）数字显示频率；（5）频率调节采用计数方式。
3.设计要求：（1）要求设计出数字锁相式频率合成器的完整电路。
（2）数字锁相式频率合成器的各部分参数计算和器件选择。
（3）画出锁相式数字频率合成器的原理方框图、电路图（4）数字锁相式频率合成器的仿真与调试。
4．制作要求：自行装配和调试，并能发现问题解决问题。
测试主要参数：包括晶体振荡器输出频率；1/M分频器输出频率；1/N可编程分频器的测试；锁相环的捕捉带和同步带测试。
5．课程设计报告要求。
写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
6．答辩要求在规定的时间内，完成叙述，并回答提问。
4.2 频率合成器的组成及工作原理频率合成器是现代通信设备的重要组成部分，频率合成技术是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。
锁相式频率合成器, 其优点是可以实现任意频率和带宽的频率合成, 具有极低的相位噪声和杂散。
是目前应用最为广泛的一种频率合成方法。
4.2.1 数字锁相式频率合成器的组成数字锁相式频率合成器根据信道间隔和工作频率可分为间接式频率合成器和吞脉冲式频率合成器。
（1）基本单环锁相频率合成器如图 4.2.1所示是一个典型的基本单环锁相频率合成器的原理图。
它由参考振荡源、参考分频器一个典型的频率合成器主要由鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和可编程分频器组成。
图4.2.1 基本单环锁相频率合成器组成框图它仅在锁相环的反馈支路中插入一个可编程控制的分频器（N）。
信号源产生一个标准的参考信号源, 输出频率为fI, 经过R 次分频后,得到频率为fR 的参考脉冲信号。
且f r = f i/ R , f r 加至鉴相器。
另一方面, 压控振荡器产生频率为f 0 的信号, 并经过可变分频器的N次分频后获得反馈信号, 频率为f N 。
鉴相器输出相位误差信号, 经过环路滤波器后, 送到压控振荡器, 调整其输出频率 f o , 在环路锁定时，鉴相器两输入的频率相同，同时压控振荡器输出经N 次分频后得到频率为fN 的脉冲信号，它们通过鉴相器进行比相。
当环路处于锁定状态时，fR = fN = fo /N ，则：R N o Nf Nf f ==。
显然，只要改变分频比N ，即可达到改变输出频率fo 的目的，从而实现了由fR 合成fo 的任务。
在该电路中，输出频率点间隔∆f=fR 。
这样，环中带有可变分频器的PLL 就提供了一种从单个参考频率获得大量频率的方法。
环中的除N 分频器用可编程分频器来实现，这就可以按增量fr 来改变输出频率。
这是组成锁相频率合成的一种最简便的方法。
（2）变模分频锁相频率合成器变模分频锁相频率合成器也称吞脉冲式数字锁相频率合成器。
在基本的单环锁相频率合成器中，VCO 的输出频率是直接加在可编程分频器上的。
目前可编程分频器还不能工作到很高的频率，这就限制了这种合成器的应用。
加前置分频器后固然能提高合成器的工作频率，但这是以降低频率分辨力为代价的。
若以减小参考频率fr 的办法来维持原来的频率分辨力，这又将造成转换时间的加长。
最好的办法在不改变频率分辨力的同时提高合成器输出频率的有效方法之一是采用变模分频器，也称吞脉冲技术。
它的工作速度虽不如固定模数的前置分频器那么快，但比可编程分放器要快得多.图4.2.2就是一个采用双模分频器的锁相频率合成器。
0N 1N N N 0A 1A N A图4.2.2 变模分频锁相频率合成器组成框图为保证足够小的信道间隔和比较高的工作频率，可采用吞除脉冲式数字锁相频率合成器。
所谓“吞除脉冲”技术，就是采用高速双模前置分频器，有两个分频模数，当模式控制为高电乎时分频模数为P+1，当模式控制为低电平时分频模数为P 。
双模分频器的输出同时驱动两个可编程分频器，它们分别是主计数器N 和吞食计数器A ，通常N计数（分频）器的级数大于 A 计数器的级数，即 N ＞A 。
并进行减法计数。
模式控制信号由两个可编程分频器产生，工作过程如下：双模分频器的输出同时驱动两个可编程分频器，它们分别预置在N 和A ，N 、A 计数器同时开始计数，并进行减法计数。
在除A 和除N未计数到零时，模式控制MC为高电平，前置分频比为P+1,双模分频器的输出频率为fo/(P十l)。
在输入A(P十1)周期之后，A计数达到零，将模式控制电平变为低电平，同时通过与门电路封锁A计数器的计数禁止端，使之停止计数，此时，除N分频器还存有N-A。
由于受模式控制低电平的控制。
双模分频器的分频模数变为P，双模分频器的输出频率为f o/P,再经(N-A)P个周期，除N，计数器也计数到零，输出低电平，将两计数器重新赋于它们的预置值N和A，同时对鉴相器输出比相脉冲，并将模式控制信号恢复到高电平。
在一个完整的周期中输入的周期数为N =A(P+1)+(N－A)P=PN+Af o=(PN+A)f N=PNf R+Af R合成频率点间隔为f R。
在这种采用变模分频器的方案中也要用可编程分频器，这时双模分频器的工作频率为合成器的工作频率fo，而两个可编程分频器的工作频率为f O/P或f O/(P十1)。
合成器的频率分辨力仍为参考频率f R，这就在保持分辨力的条件下提高了合成器的工作频率，频率转换时间也没有受到影响。
可见，合成频率点间隔变为fR。
吞脉冲式频率合成器的主要产品有MC145152、MC145156等，内部具有６位吞除计数器．这种ＰＬＬ可编程频率合成器的稳定度和准确度与基准频率相当，无额外误差，在通信领域有广泛的应用。
4.2.2 锁相环路的工作原理锁相环（PLL）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。
锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。
在环路开始工作时，通常输入信号的频率与压控振荡器末加控制电压时的振荡频率是不同的。
由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，鉴相器输出的误差电压就在某一范围内摆动。
在这种误差电压控制之下，压控振荡器的频率也就在相应的范围之内变化。
若压控振荡器的频率能够变化到与输入信号频率相等，便有可能在这个频率上稳定下来(当然只有在一定的条件下才可能这样)。
达到稳定之后，输入信号和压控振荡器输出信号之间的频差为零，相位差不再随时间变化，误差控制电压为一固定值，这时环路就进入锁定状态。
1.环路组成锁相环路的基本组成框图如图4.2.3所示。
它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。
图4.2.3 锁相环路的基本组成框图(1)鉴相器(PD)鉴相器是一相位比较装置，组成框图如图 4.2.4，鉴相器是相位比较装置。
它把输入信号vi(t)和压控振荡器的输出信号vo(t)的相位进行比较，产生对应于两信号相位差的误差电压vd(t)。
若PD为线性鉴相器，输出误差电压ud可表示如下：ud =Kdθe (θe =θR –θV)其中Kd 称为鉴相灵敏度，单位为V/rad 。
图4.2.4 鉴相器的框图可用模拟乘法器来实现鉴相器的功能。
利用模拟乘法器组成的鉴相器电路如图4.2.5所示。
图4.2.5 等效鉴相器设外界输入的信号电压和压控振荡器输出的信号电压分别为：式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压uD为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。
即uC（t）为：式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时相位。
令θc（t）= △ωt+θi（t）-θO（t）为两相乘电压的瞬时相位差。
则ud(t)=Kdsinθc(t)这就是相乘器作为鉴相器时的鉴相特性。
可见它是正弦特性。
在锁相环中实际采用的鉴相电路有许多，这里只是把相乘器作为鉴相器的一个通用数学模型，供分析环路之用。
(2)环路滤波器在锁相环路中，环路滤波器实际上就是一个低通滤波器，其作用是滤出除鉴相器输出的误差电压ud中的高频分量和干扰分量，得到控制电压uC ,常用的环路滤波器有RC 低通滤波器、无源比例积分滤波器及有源比例积分滤波器等。
RC 低通滤波器图4.2.6 一阶RC 低通滤波器图4.2.6为一阶RC 低通滤波器，它的作用是将ud 中的高频分量滤掉，得到控制电压uc 。
它的传输函数为ωτωωωj c j R C j t v t v j F +=+==111/1)()()(d c 1式中，τ =RC 为时间常数。
由此绘出一阶低通滤波器的幅频特性如图4.2.7所示：上限截止频率为fH ，通频带fbw =fH 。
图4.2.7一阶RC 低通滤波器幅频特性图4.2.8所示电路为较常用的滤波器，一般R2<< R1，其作用是减少高频信号的衰减，从而提高锁相环路的捕捉和跟踪（频率）范围，但抗高频干扰的性能下降。