EDA含有(程序-示例图全套)实验报告(吐血推荐)
EDA实验报告
EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。
将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。
整个设计过程完整的学习了QuartusII的整个设计流程。
实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。
本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。
接有高电平段发亮，于是数码管显示“5”。
实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。
运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。
新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA实验报告(全)
目录实验一全加器的设计 (1)一实验目的 (1)二实验要求 (1)三实验步骤： (1)四实验结果： (2)五实验注意： (2)六实验心得： (2)实验二模可变计数器的设计 (3)一实验要求 (3)二实验步骤 (3)三、实验心得： (6)实验三序列信号发生器与检测器设计 (7)一、实验目的 (7)二、设计要求 (7)三、主要仪器设备 (7)四、实验原理 (7)五、实验步骤 (8)六、实验心得 (13)实验四交通灯控制器设计 (14)一、实验目的 (14)二、设计要求 (14)三、主要仪器设备 (14)四、实验思路 (14)五、实验步骤 (15)六、实验现象及验证 (22)七、实验心得 (23)实验五多功能数字钟设计 (24)一、实验目的 (24)二、设计要求 (24)三、主要仪器设备 (24)四、实验思路 (24)五、实验步骤 (25)六、实验现象及验证 (31)七、实验心得 (31)实验六出租车计价器设计 (32)一、实验目的 (32)二、实验任务及要求 (32)三、主要仪器设备 (32)四、实验思路 (32)五、实验步骤 (33)六、实验现象及验证 (39)七、实验心得 (39)南昌大学实验报告学生姓名：xx 学号：61004100xx 专业班级：通信101实验类型：□验证□综合□设计□创新实验日期：2012-9-17 实验成绩：实验一全加器的设计一实验目的以一位二进制全加器为例熟悉利用QuartusII的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。
二实验要求⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计；⑵给出此项设计的仿真波形；⑶用发光LED指示显示结果。
三实验步骤：1.（1）建立工作库文件夹，建立半加器工程h_adder，输入半加器VHDL代码并存盘。
library ieee;use ieee.std_logic_1164.all;entity h_adder isport ( a, b :in std_logic;co,so :out std_logic);end entity h_adder;architecture fh1 of h_adder isbeginso<=not(a xor (not b));co<=a and b;end architecture fh1;编译后转换得到半加器的元件符号h_adder（2）在同一工作库文件夹下，建立全加器工程fa，采用层次设计法调用元件半加器h_adder和或门or2完成全加器的原理图文件。
EDA实验报告(12份).pdf
实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
EDA实验报告(绝对有用)
EDA实验报告(绝对有用)本次实验主要针对数据分析中的探索性数据分析(Exploratory Data Analysis, EDA)进行了深入学习和实践。
EDA是一种针对数据集中每个变量和变量之间关系的视觉和统计方法的分析方法，它旨在识别有趣的模式、特征和异常，这些信息有助于之后的建模和分析。
在实验中，我们采用了Python编程语言进行数据分析。
我们利用了NumPy、Pandas、Matplotlib、Seaborn等库进行计算、数据处理、数据可视化等操作。
我们选取了Titanic 号乘客的数据集进行实验，该数据集包含了乘客的个人信息、船票信息、生还情况等信息。
该数据集是一个经典的数据集，经常被用来进行数据分析和建模。
实验主要从以下几个方面进行了数据探索。
首先，我们对数据集的整体情况进行了概述。
我们利用head()和sample()函数查看了数据集的前5和5个随机样本，了解了数据集的变量的类型和取值范围。
然后，我们通过describe()函数来对数据集进行统计摘要分析，包括每个变量的均值、标准差、最小值、最大值等，从而对数据集的分布情况进行了把握。
接着，我们利用info()函数查看了数据集中的缺失值和数据类型，进一步了解了数据清洗的工作量。
在了解了数据整体情况之后，我们进一步对数据集的不同变量进行了探索。
我们先对生还情况(“Survived”)进行了统计分析，以了解不同乘客的生还率分布情况。
我们利用pie()和countplot()函数分别使用饼图和直方图来展示了不同生还情况的比例和数量。
我们发现，生还乘客和死亡乘客的比例为38.4%和61.6%。
接着，我们对乘客的性别(“Sex”)进行了分析，以确定男女乘客的生还率差异情况。
我们利用countplot()函数来展示男女乘客的数量和生还率情况，发现女性乘客的生还率比男性高得多。
这进一步证明了Titanic号上的“女士优先”政策。
我们还分析了乘客的舱位等级(“Pclass”)和年龄(“Age”)等变量，以确定这些因素与生还率的关系。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
EDA实验报告
EDA实验报告EDA 实验实验一用原理图输入法设计半加器一、实验目的：1.熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路；2.通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3.学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II 软件三、实验要求：1. 利用原理图输入法对半加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；4. 管脚映射按照芯片的要求进行。
四、实验原理其中a, b 为输入端口，So 与Co 分别为半加器和与进位。
其逻辑表达式为：2. 根据逻辑表达式进行原理图输入。
五、实验步骤：1. 为本项工程设计建立文件夹。
注意文件夹名不能用中文，且不可带空格。
2. 输入设计项目并存盘。
3. 将设计项目设计为工程文件。
4. 选择目标器件并编译。
b a b a b a So ⊕=+=ab Co =5. 时序仿真。
6. 引脚锁定。
7. 编程下载。
实验二用原理图法设计一位、四位全加器一、实验目的：1. 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路；2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II软件三、实验要求：1.利用原理图输入法对一位全加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；四、实验原理：利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全加器的设计。
五、实验步骤：与实验一相同。
六、实验报告：1. 要求画出一位、四位全加器的真值表；2. 分析用半加器实现一位全加器的优点；3. 对波形进行分析，并绘制波形图。
实验三用文本输入法设计D触发器和锁存器一、实验目的：1. 熟悉QuartusⅡ的VHDL 文本设计过程。
EDA实验报告(程序)
江西科技师范大学实验报告课程EDA技术与verilog实验系别通信与电子学院班级10电科一班学号20102481姓名刘先明报告规格一、实验目的二、实验原理三、实验仪器四、实验方法及步骤五、实验记录及数据处理误差分析及问题讨论实验一 EDA实验箱使用一．实验目的1．GW48教学实验系统原理与使用介绍2．熟悉QuartusII两种输入方式下编译、仿真简单的组合电路。
二．实验内容首先了解GW48系统使用注意事项以及GW48系统主板结构与使用方法，接着对各实验电路结构图特点与适用范围简述。
最后在QuartusII界面下，用文本输入和图形输入分别验证九选一多路选择器的功能。
三．程序清单文本输入如下所示：module mux91a(a0,a1,a2,a3,a4,a5,a6,a7,a8,out6,sel);input a0,a1,a2,a3,a4,a5,a6,a7,a8;input [3:0] sel;output out6;reg out6;always @ (a0,a1,a2,a3,a4,a5,a6,a7,a8)begincase (sel)0:out6<=a0;1:out6<=a1;2:out6<=a2;3:out6<=a3;4:out6<=a4;5:out6<=a5;6:out6<=a6;7:out6<=a7;8:out6<=a8;default:out6<=0;endcaseendendmodule图形输入如下所示：四．实验步骤1、新建一个名称为MUX91a的工程，并在该文件夹中新建一个MUX91a.v的文件。
2、编译代码，编译成功后进行第三步，若不成功则查改代码中的错误。
3、在工程文件夹中新建一个MUX91a.vwf的波形文件，导入工程端口，设置输入波形，仿真得出输出端口波形。
4、验证输出端口波形是否达到四选一多路选择器的功能。
仿真波形如下图所示。
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实验报告
(2012----2013学年第一学期)
课程名称：EDA技术
专业班级：
学号：
姓名：
实验一：原理图输入法设计与仿真实验时间：2012年10月19日（第七周）
六、实验心得
实验二七人表决器的设计
3、引脚匹配
实验三 显示电路设计
一、实验目的
1、学习7段数码显示译码器设计；
2、学习VHDL 的多层设计方法。
二、实验仪器设备
1、PC 机一台
2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理
1、七段数码显示工作原理（共阴极接法）
7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。
2、显示代码概念 显示代码
a b c
d
e
f
g
四、实验内容
1、编写7段译码器VHDL 源程序。
2、在Quartus Ⅱ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。
五、实验结果：
2、波形仿真图：
4、 引脚锁定：
六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过
实验，本实验用程序加硬件完成。
真所谓条条道路通罗马！
实验四 四位全加器
一、实验目的
通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。
二、实验仪器设备
1、PC 机一台
2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理
4位全加器可看作4个1位全加器串行构成，具体连接方法如下图所示：
图3-1 由1位全加器构成4位全加器连接示意图
采用VHDL 语言设计时调用其附带的程序包，其系统内部会自行生成此结构 四、实验内容
4. 编写1位全加器full_add1的VHDL 源程序，并进行编译。
5. 利用元件例化语句编写4位全加器full_adder4的VHDL 源程序，并进行编译和仿真。
6. 锁定引脚，建议选择实验电路模式1：键1输入4位加数，键2输入4位被加数，键8输入Cin ，数码管5显示相加和，D8显示进位CO 。
7.编程下载与硬件验证。
五、设计提示
调用STD_LOGIC_UNSIGNED包。
先设计一个一位的全加器包括三个输入端：a，b，cin（进位输入），两个输出端：s（和），cout（进位输出）。
四位串行进位的全加器可以利用四个一位的全加器搭建而成，其结构如上图所示，其输入端口分别为a0,a1,a2,a3,b0,b1,b2,b3,cin输出端口分别为s0,s1,s2,s3,cout。
在实验中只需要先描述一位全加器，然后用component语句进行元件说明，再利用元件例化语句就可以实现四位的全加器。
六、实验验证：
2、波形图仿真：
七、实验心得：真正意义上明白了例化语句的功能。
实验五序列检测器设计
实验六分频器的设计
实验室名称：EDA技术学时数：2节
五、实验结果及总结
实验七步进电机设计
实验室名称：EDA技术学时数：2节
引脚匹配：
实验八8051/89c51核及片上系统设计
——基于8051单片机IP核的等精度频率计单片机系统设计（LCD显示）。