计数译码显示电路实验
实验6.6 计数、译码和显示电路(60进制)
数字电子技术实验实验6.6 计数、译码和显示电路一、实验目的1.学习计数器、译码器和七段显示器的使用方法。
2.掌握计数器、译码器和七段显示器的综合应用。
3.掌握用示波器测试计数器输出波形的方法。
二、实验任务用74LS161计数器、4511译码器、BS311201显示器各两片和74LS00一片实现一个带显示的60进制计数器。
完成表6-6-1及6-6-2测试，个位波形测试。
三、实验设备数字电路实验箱(74LS161、4511、BS311201、74LS00数字集成芯片、脉冲源)、数字万用表、示波器、导线。
四、实验原理74LS161引脚图4511引脚图七段数码管显示笔段BS311201共阴极显示器，COM接地；BS311101共阳极显示器，COM 接电源+5V 。
输入低位CC4511 BCD 码七段译码器,驱动共阴数码管BS311201集成片。
当译码器输入码超过“1001”时，译码器的输出为全为0，数码管熄灭。
译码输出输入高位74LS161逻辑符号输出高位74LS161DQ C Q B Q AQ DCBACR CPLDET EPCo输入输出端说明CR ：异步清零端，低电平有效；LD ：同步置数端，低电平有效；ET 、EP ：使能端，高电平有效；CP ：计数器时钟；D 、C 、B 、A ：数据输入端；Q D 、Q C 、Q B 、Q A ：数据输出端；Co ：进位端。
输入输出CR LD ET EP CP D C B AQ D Q C Q B Q A××××××××10×× d c b a1111××××1 1 0 ××××××1 1 ×0 ×××××0 0 0 0d c b a加计数保持保持74LS161功能表低电平有效74LS161是一个可预置的4位二进制同步加法计数器，它的计数长度是16。
multisim仿真教程计数器译码器数码管驱动显示电路
将对话框中Node name改成与数码管相对应 的符号A。其他与逻辑分析仪的输入端的连 线都以此法行之，点击仿真开关或按F5键进 行仿真，计数器的输出和数码管的波形时序 关系则立即直观的被显示在“Logic Analyzer—XLA1”的面板窗口中。见图 12.7.2。
图12.7.3 Node对话框
由输出端QB和QD经逻辑组合电路接至计数器 （LOAD）端，构建计数进位阻塞电路。在设 计时可根据需要，由相应的输出端构建组合 逻辑电路，从而实现不同进制的计数器。
图12.7.1 计数器、译码器、数码管驱动显示电路
从虚ห้องสมุดไป่ตู้仪器中取逻辑分析仪XLA1，其上有1～F 共16个输入端，1～4端分别于计数器的四个数 据输出端QA～QD相连，第5～11端 分别与数码 管的七段A～G相连，第12端接CLK脉冲输入端。 用鼠标双击逻辑分析仪，将出现逻辑分析仪面 板窗口如图12.7.2所示。
图12.7.2 时钟脉冲、输入、输出波形时序关系图
改变逻辑分析仪Clock区(Clock/Div)的个 数，从“1”调到“32”。在图12.7.2的左侧 显示的号码为原理图的节点号码，其并不能表 示出计数器输出端和数码管的段位字母，显示 不用鼠标左键双击与逻辑分析仪“1”号输入端 连接的图线，出现如图12.7.3所示对话框。直 观，所以要对原理图进行编辑。
实验8_计数译码显示电路
实验8_计数译码显示电路
计数译码显示电路是一种用于显示计算机数字信息的电路。
它使用一组多位译码器，
将二进制数字转换为十进制，然后显示出来，为人们提供了数字信息的直观化。
计数译码显示电路主要由数据锁存器、译码器组成，它们是电路中的关键元件。
数据
锁存器的作用是将计算机的数字信号锁定，避免数字信号在译码过程中的变化。
而译码器
组则负责由二进制到十进制的转换，一般采用反激型译码器，因其结构简单，抗干扰能力强，稳定可靠，现在广泛使用于计算机领域。
计数译码显示电路主要由若干常用元件组成，如7段数码管、电阻、电容、电源等显
示模块，它可以实现不同的显示功能，如联机可显示多种状态，目前计数译码显示电路广
泛应用于各种电子产品，如手机、电子秤、家用空调、摄像机等。
计数译码显示电路的研究于1958年由英国计算机专家罗伯特·泰森发表，其最大的
创新之处在于它可以让两个不同的逻辑电路和显示电路三者分离，得以实现显示数字信息，当时也是诸多技术领域的里程碑，深受理论研究者和工程实践者的赞誉。
计数译码显示电路具有显示可靠、稳定性强等优点，是微电子系统中常用的一种显示
仪表。
它弥补了旧式显示设备，相当于把显示器技术发挥到极致，在键盘设计上，多个计
数译码显示电路能够降低摩擦损耗，使键盘使用寿命增加，使用范围更加广泛。
十六进制7段数码显示译码器设计实验报告
实验名称：十六进制7段数码显示译码器设计实验目的：1．设计七段显示译码器2．学习Verilog HDL文本文件进行逻辑设计输入；3．学习设计仿真工具的使用方法；工作原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。
例如6-18作为7段译码器，输出信号LED7S 的7位分别接图6-17数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为…(7 DOWNTO 0)。
实验内容1：将设计好的VHDL译码器程序在Quartus II上进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。
实验步骤：步骤1：新建一个文件夹击打开vhdl文件；步骤2:编写源程序并保存步骤3：新建一个工程及进行工程设置步骤4：调试程序至无误；步骤5：接着新建一个VECTOR WAVEFOM文件及展出仿真波形设置步骤6：输入数据并输出结果（时序仿真图）步骤7：设置好这个模式步骤8：生成RTL原理图步骤9：引脚锁定及源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END;ARCHITECTURE one OF DECL7S ISBEGINPROCESS(A)BEGINCASE A ISWHEN"0000"=> LED7S<="0111111";WHEN"0001"=> LED7S<="0000110";WHEN"0010"=> LED7S<="1011011";WHEN"0011"=> LED7S<="1001111";WHEN"0100"=> LED7S<="1100110";WHEN"0101"=> LED7S<="1101101";WHEN"0110"=> LED7S<="1111101";WHEN"0111"=> LED7S<="0000111";WHEN"1000"=> LED7S<="1111111";WHEN"1001"=> LED7S<="1101111";WHEN"1010"=> LED7S<="1110111";WHEN"1011"=> LED7S<="1111100";WHEN"1100"=> LED7S<="0111001";WHEN"1101"=> LED7S<="1011110";WHEN"1110"=> LED7S<="1111001";WHEN"1111"=> LED7S<="1110001";WHEN OTHERS =>NULL;END CASE;END PROCESS;END;实验内容二：1、硬件测试。
计数译码显示电路实验报告
计数译码显示电路实验报告实验目的：掌握编码与解码的基本原理和技术。
设计与实现一个计数译码显示电路。
提高电子电路设计与实验能力。
实验原理：计数译码显示电路是利用数字集成电路实现的一种数字计数显示方法。
它通过计数器将输入的时钟信号转化为二进制数码输出，然后通过译码器将二进制数码转为七段数码管的控制信号，从而使得七段数码管实现相应的数字显示。
实验器材：1.CD4017计数器芯片2.CD4511译码器芯片3.七段共阳数码管4.电阻、电容、电源、开关等实验步骤：1. 将CD4017计数器芯片的1脚连接到电源Vcc，16脚连接到地GND。
2.连接计数器的时钟输入脚13和复位输入脚15到电路中适当位置，并设置相应的电源和开关。
3. 将译码器CD4511的Vcc脚和GND脚连接到电源和地，将A、B、C、D四个输入脚连接到计数器的Q0-Q3输出脚。
4.将译码器的a、b、c、d、e、f、g七个输出脚连接到七段数码管的a、b、c、d、e、f、g控制脚。
5. 连接七段数码管的共阳脚到电源Vcc。
实验结果：通过调整计数器CD4017的时钟频率、复位电平和输入信号，我们可以观察到七段数码管显示出不同的数字，从0到9循环显示。
实验分析：计数译码显示电路利用计数器进行计数和译码器进行解码，通过将二进制数码转换为七段数码管的控制信号，实现了数字的显示。
实验中需要注意选择适当的电阻、电容等元器件，以确保电路的稳定工作。
另外，对于七段数码管的显示，还可以通过连接额外的译码器和复用技术进行更复杂的显示设计。
实验总结：通过本实验，我们掌握了计数译码显示电路的基本原理与设计方法，提高了对数字集成电路的理解和应用能力。
实验结果令人满意，并加深了对数字电路的认识。
在今后的学习和实践中，我们将继续加强对电子电路设计与实验的掌握，提高自己的技术水平。
计数、译码和显示电路
实验计数、译码和显示电路一、实验目的：1. 掌握二进制加减计数器的工作原理。
2. 熟悉中规模集成计数器及译码驱动器的逻辑功能和使用方法。
二、实验准备：1.计数：计数是一种最简单、最基本的逻辑运算，计数器的种类繁多，如按计数器中图3.11.2另外一种可预计的十进制加减可逆计数器CD4510，用途也非常广，其引脚排列如图3.11.3所示，其中，E P 为预计计数使能端，in C 为进位输入端，1P ~4P 为预计的输入端，out C 为进位输出端，U /D 为加减控制端，R 为复位端，CD4510输入、输出间的逻辑功能如表所示。
表3.11.2：。
2. 译码与显示：十进制计数器的输出经译码后驱动数码管，可以显示0~9十个数字，CD4511是BCD~7段译码驱动集成电路，其引脚排列如图3.11.4所示。
LT 为试灯输入，BI 为消隐输入，LE 为锁定允许输入，A 、B 、C 、D 为BCD 码输入，a~g 为七段译码。
CD4511的逻辑功能如表所示。
LED 数码管是常用的数字显示器，分共阴和共阳两种，BS112201是共阴的磷化镓数码管，其外形和内部结构如图3.11.5所示。
图3.11.5三、计算机仿真实验内容：1. 计数10的电路：(1).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“CMOS”按钮，从弹出的对话框“Family”栏中选“CMOS_10V”，再在“Component”栏中选取4093BD和4017BD各一只，如图3.11.6所示，将它们放置在电子平台上。
图3.11.6(2).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“Source”按钮，从弹出的对话框“Family”栏中选“POWER_SOURCES”，再在“Component”栏中选取“VDD”和地线，将它们调出放置在电子平台上。
(3). 双击“VDD”图标，将弹出如图3.11.7所示对话框，将“V oltage”栏改成“10”V，再点击下方“确定”按钮退出。
计数译码显示电路实验报告总结
计数译码显示电路实验报告总结本次实验是关于计数译码显示电路的搭建和测试。
通过实验，我们掌握了计数器的原理和译码显示电路的工作原理，并能够正确地搭建和测试这些电路。
实验中，我们使用的计数器是74LS161，它是一种同步4位二进制计数器，能够实现递增和递减计数，并能够输出位宽为4位的计数值。
我们将其与译码显示电路74LS47相连，通过74LS47将计数器的输出值转换成7段数码管所显示的数字。
在实验前，我们先对74LS161计数器和74LS47译码显示电路的原理进行了学习和理解。
我们知道，74LS161计数器拥有一个时钟输入，通过时钟信号的触发，可以实现计数器的递增或递减。
而74LS47译码显示电路拥有四个输入端口，分别对应着四位二进制码的输出，通过译码器将输出值转换成7段数码管所显示的数字。
在搭建电路时，我们按照实验指导书中给出的电路图和连接方式进行了连接。
在连接时，我们要注意电路的接线是否正确，以免出现电路短路或开路等问题。
在实验过程中，我们进行了递增和递减计数的测试，观察数码管的显示结果。
我们发现，当计数器的计数值递增或递减时，数码管显示的数字也相应地改变。
这说明我们搭建的电路连接正确，电路能够正常工作。
在实验中，我们还进行了译码器的测试。
我们先将74LS161计数器的输出接到译码器的输入端口，然后将译码器的输出端口分别接到不同的7段数码管上，观察数码管的显示结果。
我们发现，译码器能够正确地将计数器输出值转换成7段数码管所显示的数字。
这说明我们搭建的译码器电路也正确无误。
总的来说，本次实验使我们掌握了计数器和译码显示电路的原理和工作方式，并能够正确地搭建和测试这些电路。
通过本次实验，我们不仅提高了自己的实验操作能力，也加深了对数字电路原理的理解。
实验五 计数、译码和显示综合实验
四、实验仪器与器材
1.仪器：数字实验台、三用表
2.器材：74LS20（二-4输入与非门）、74LS04（反相器）、7447译码驱动器2 片和七段数码管2片等。
五、实验原理
1. 4位同步二进制加法计数器74LS161的逻辑功能的验证。
74LS161的逻辑电路图见教材P282图6.3.13, 引脚图和逻辑符号如下图（a）、（b）所示。
•保持功能测试：RD’=1.LD’=1，EP=0、ET=1或EP=1.ET=0 然后加时钟或不加时钟，以及 改变D0~D3的输入数据，看其输出变化情况，并将结果填入自制的功能表中。
•计数功能测试：RD’=1.LD’=1.EP=1.ET=1，并加入时钟信号，即用手CLK脉动开关，看 其输出变化情况，并将结果填入自制的功能表中。
161(1)
DCBA
QB QCAr’
S1 S0
1
1 CP
图5－3－13 “12翻1”小时计数、译码和显示电路
3、用与非门和74LS161设计一个60进制计数器。
要求写出60进制计数器地详细设计过程，逻辑图在60进制计数器的基础上加进译码显示电 路，并通过实验验证。
三、实验报告要求
1、根据各题的题意，列出相应功能表或真值表，对于功能验证的部分要写出测试条件和 测试步骤；对于设计部分，要写出详细地设计过程。
2、将各测试结果填入自画的表格中。 3、写出实验总结，主要是电路调试及故障排除方面的经验和教训。
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实验五计数、译码、显示电路
一、实验目的
掌握中规模集成计数器74LS161及七段译码器CD4511的逻辑功能,掌握共阴极七段显示器的使用方法,熟悉用示波器测试计数器输出波形的方法。
二、实验原理
计数、译码、显示电路就是由计数器、译码器与显示器三部分电路组成的逻辑电路。
下面分别加以介绍。
1.计数器:计数器就是一种中规模集成电路,其种类有很多。
如果按照触发器翻转的次序分类,可分为同步计数器与异步计数器两种;如果按照计数数字的增减可分为加法计数器、减法计数器与可逆计数器三种;如果按照计数器进位规律又可分为二进制计数器、十进制计数器、可编程N进制计数器等多种。
常用计数器均有典型产品,不须自
己设计,只要合理选用即可。
本实验选用四位二进制同步计数
器74LS161做计数器,该计数器外加适
当的反馈电路可以构成十六进制以内
的任意进制计数器。
图5-1就是它的逻
辑图。
这个电路除了具有二进制加法计
数功能外,还具有预置数、清零、保持的
功能。
图中LD就是预置数控制端,D、
R就是
C、B、A就是预置数据输入端,
D
清零端,EP、ET就是计数器使能控制
端,RCO就是进位信号输出端,它的主要
功能有:
①异步清零功能
R=0(输出低电平),则输出ＱDＱCＱBＱA=0000,除EP、ET信号外,与其它输入信号无若
D
关,也不需要CP脉冲的配合,所以称为“异步清零”。
②同步并行置数功能
R=1,且LD=0的条件下,当CP上升沿到来后,触发器ＱDＱCＱBＱA同时接收D、C、在
D
B、A输入端的并行数据。
由于数据进入计数器需要CP脉冲的作用,所以称为“同步置数”,由于4个触发器同时置入,又称为“并行”。
③保持功能
R=1,LD=1的条件下,EP、ET两个使能端只要有一个低电平,计数器将处于数据保在
D
持状态,与CP及D、C、B、A输入无关。
④计数功能
R=1、LD=1、EP=1、ET=1的条件下,计数器对CP端输入脉冲进行计数,计数方式在
D
为二进制加法,状态变化在ＱDＱCＱBＱA=0000～1111间循环。
74LS161的功能表详见表5-l 所示。
表5-1 74LS161的功能表
本实验所需计数器就是十进制计数器,必须对74LS161外加适当的反馈电路构成十进制计数器,状态变化在ＱDＱCＱBＱA=0000～1001间循环。
用反馈的方法构成十进制计数器一般有两种形式,即与反馈置数法。
反馈置零法就是利用R构成,即:当Q D Q C Q B Q A=1010(十进制数10)时,通过反馈线强制计数器清零,如图
清除端
D
5-2(a)所示。
由于该电路会出现瞬间1010状态,会引起译码电路的误动作,因此很少被采用。
反
馈置数法就是利用预置数端LD构成,把计数器输入端D1D2D2D3全部接地,当计数器计到1001(十进制数9)时,利用Q D Q A反馈线使预置端LD=0,则当第十个CP到来时,计数器输出端等于输入端电平,即:Q D=Q C=Q B=Q A=0,这样可以克服反馈置零法的缺点。
利用预置端LD构成的计数器电路如图5-2(b)所示。
以上介绍的就是一片计数器工作的情况。
在实际应用中,往往需要用多片计数器构成多位计数器。
下面介绍计数器的级联方法,级联可分串行进位与并行进位两种。
二位十进制串行进位计数器的级联电路如图5-3所示,其缺点就是速度较慢。
二位十进制并行进位(也称超前进位)计数器的级联电路如图5-4所示,后者的进位速度比前者大大提高。
2.译码器:这里所说的译码器就是将二进制码译成十进制数字符的器件。
实验中选用的CD4511就是一个BCD码七段译码器,并兼有驱动功能,内部没有限流电阻,与数码管相连接时,需要在每段输出接上限流电阻,见图5-5(a)所示。
表5-2就是CD4511功能表。
3.显示器:显示器采用七段发光二极管显示器,它可直接显示出译码器输出的十进制数。
七段发光显示器有共阳接法与共阴接法两种:共阳接法就就是把发光二极管的阳极都接在一个公共点(＋5V),配套的译码器为74LS46,74LS47等;共阴接法则相反,它就是把发光二极管的阴极都连在一起(接地),配套的译码器为CD4511,74LS48等。
七段显示器的外引线排列图如图5-5(b)所示。
表5-2 CD4511功能表
十进制或功能
输入BI输出字
型LE LT D C B A a b c d e f g
0 1 2 3 4 5 6 7 8 9 0
1
1
1
1
1
1
1
1
1
1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1
1
1
1
1
1
1
1
1
1
1 1 1 1 1 1 0
0 1 1 0 0 0 0
1 1 0 1 1 0 1
1 1 1 1 0 0 1
0 1 1 0 0 1 1
1 0 1 1 0 1 1
0 0 1 1 1 1 1
1 1 1 0 0 0 0
1 1 1 1 1 1 1
1 1 1 1 0 1 1
消隐锁定灯测试×
1
×
1
1
××××
××××
××××
1
×
0 0 0 0 0 0 0
锁定在上一个LE=0时
1 1 1 1 1 1 1
三、实验内容
1.测试74LS161的逻辑功能(计数、清除、置数、使能及进位等)。
CP选用手动单次脉冲
或1Hz正方波。
输出接发光二极管LED显示。
2.按图5-6组装十进制计数器,并接入译码显示电路。
时钟选择1Hz正方波。
观察电路的
自动计数、译码、显示过程。
3.(选做)将1Hz方波改为1kHz方波,用示波器分别测十进制计数器Q D、Q C、Q B、Q A的
输出波形以及CP的波形,比较它们的时序关系。
4.(选做)设计并组装六十进制计数器。
要求当十位计数器数字为0时,显示器无显示。
四、实验仪器
1.电路实验箱
2.数字万用表;示波器;
3.计数器:74LS161×2
译码器:CD4511×2
四2输入与非门74LS00×1
1kΩ电阻×14
五、实验要求
1.画出十进制计数、译码、显示电路中各集成芯片之间的连接图。
2.画出十进制计数器CP、Q A、Q B、Q C、Q D的五个波形的波形图,标出周期,并比较它们
的相位关系。
1．画出计数器输出的状态图。
六、预习要求与思考题
1.复习计数、译码与显示电路的工作原理。
2.预习中规模集成计数器74LS161逻辑功能及使用方法。
3.进一步了解CD4511译码器与共阴极七段显示器的工作原理与使用方法。
4.绘出十进制计数、译码、显示电路中各集成芯片之间的连线图。
5.用示波器观察CP、Q D～Q A波形时,要想使所有波形符合时序关系,应选择什么触发方
式？如果您选用外触发方式,那么应取哪个信号作为外触发信号？
七、注意事项
1.为了防止干扰,集成电路不用的输入端不许悬空,必须做适当的处理。
2.检查显示器各段好坏时,可与译码器CD4511连接后,用LT=0来实现,也可经电源+5V接1kΩ电阻限流后接到显示器各段检查。
3.用示波器观察计数器输出波形Q D～Q A时,应选择外触发方式。
八、实验报告
1.写出实验目的、内容,写出设计过程,画出实验电路图。
2.根据实验箱接线结果,绘制波形图,状态图。
3.总结计数器与译码、显示电路的设计与使用的体会。