数字电路面试题集锦
数字电路面试问题1
数字电子技术根底专业面试问题1、什么是触发器的空翻现象？简述造成空翻现象的原因。
答:如果在一个时钟脉冲的高电平作用下，触发器的状态发生了两次或两次以上的翻转，这叫做“空翻”。
由于是电平触发，在CP=1期间，数据输入端如果连续发生变化，触发器也连续随着变化，直到CP由1 变0才停止，造成空翻现象的原因是触发器电平触发。
2、简述时序逻辑电路分析步骤答:（1）观察电路，确定电路类型；是同步时序电路还是异步时序电路;是米粒型时序电路还是摩尔型时序电路。
2）根据电路写出各触发器驱动方程及时钟方程（即各触发器的CP信号表达式，如果是同步时序电路，那么可不写时钟方程（因为每个触发器均接同一个脉冲源，来一个时钟脉冲，每个触发器同时变化）。
3）将各触发器的驱动方程带入触发器的特性方程，写出各个触发器次态Q*+l的逻辑表达式（即状态方程）。
4）根据电路写出输出逻辑表达式（输出方程）5）推出时序逻辑电路的状态转换真值表、状态转换图及时序图（又称波形图）。
6）总结和概括这个时序电路的逻辑功能。
3、最小项的性质答:（1）任何一组变量取值下，只有一个最小项的对应值为1;2）任何两个不同的最小项的乘积为0;3）任何一组变量取值下，全体最小项之和为lo4、组合电路中产生竞争冒险的原因，以及消除竞争冒险的方法答:在组合电路中，当逻辑有两个互补输入信号同时向相反状态变化时，输出端可能产生过渡干扰脉冲的现象；常用的消除竞争冒险的方法有:输入端加滤波电容、加封锁或选通脉冲、修改逻辑设计等。
5、简述时序逻辑电路与组合逻辑电路的异同答:时序逻辑电路是一种任意时刻的输出不仅取决于该时刻电路的输入，而且还与电路过去的输入有关的逻辑电路。
因此，时序逻辑电路必须具备输入信号的存储电路，以便此信号在下一时刻其作用。
组合逻辑电路在某一时刻的输出只取决于该时刻逻辑电路的输出，与过去的历史情况无关。
因此，不需用存储电路记忆过去的输入，只有电路就可构成。
6、简单表达触发器的根本性质答:每个触发器有两个互非的输出端Q 和Q-,且有以下两个根本性质：1)触发器有两个稳定的工作状态一个是“1"态，即输出端Q=l, Q- =0;另一个是“0"态，即输出端Q=0, Q-=lo 在没有外界信号作用时，触发器维持原有的稳定状态不变。
数字电路相关面试题
3 用D触发器实现2倍分频的逻辑电路？Verilog描述：module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always @ ( posedge clk or posedge reset)if ( reset)out <= 0;elseout <= in;assign in = ~out;assign clk_o = out;endmodule图形描述：6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。
8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？PAL，PLD，CPLD，FPGA。
9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
module dff8(clk , reset, d, q);input clk;input reset;input [7:0] d;output [7:0] q;reg [7:0] q;always @ (posedge clk or posedge reset)if(reset)q <= 0;elseq <= d;endmodule10 设想你将设计完成一个电子电路方案。
请简述用EDA软件（如PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过程。
在各环节应注意哪些问题？电源的稳定上，电容的选取上，以及布局的大小。
11 用逻辑门和cmos电路实现ab+cd12 用一个二选一mux和一个inv实现异或13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup - hold15 用verilog/vhdl写一个fifo控制器包括空，满，半满信号。
16 用verilog/vddl检测stream中的特定字符串分状态用状态机写。
2021年数字电路面试题及答案
The way to grow is to know how to shut up and work hard, to be low-key and humble, to learn to be strong, and to be the person you want to be in every cherished day.（WORD文档/A4打印/可编辑/页眉可删）数字电路面试题及答案同步电路和异步电路的区别是什么？（仕兰微电子）异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。
也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。
电路的稳定需要有可靠的建立时间和持时间，待下面介绍。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。
下面介绍一下建立保持时间的问题。
建立时间(ｔｓｕ)是指在触发器的时钟上升沿到来以前，数据稳定不变的时间。
如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间(ｔｈ)是指在触发器的时钟上升沿到来以后，数据稳定不变的时间。
如果保持时间不够，数据同样不能被打入触发器。
数据稳定传输必须满足建立时间和保持时间的要求，否则电路就会出现逻辑错误。
在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系组合电路与时序电路区别组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路，它的基本特点是任何时刻的输出信号状态仅取决于该时刻各个输入信号状态的组合，而与电路在输入信号作用前的状态无关。
用30道电子工程师面试题来拷问堕落的你...
用30道电子工程师面试题来拷问堕落的你...1、下面是一些基本的数字电路知识问题，请简要回答之。
(1) 什么是 Setup和 Hold 时间？答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。
建立时间 (Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。
输入数据信号应提前时钟上升沿 (如上升沿有效)T 时间到达芯片，这个 T就是建立时间通常所说的SetupTime。
如不满足 Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。
保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后，数据保持稳定不变的时间。
如果 Hold Time 不够，数据同样不能被打入触发器。
(2) 什么是竞争与冒险现象？怎样判断？如何消除？答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。
由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
(3) 请画出用 D 触发器实现 2 倍分频的逻辑电路答：(4) 什么是'线与'逻辑，要实现它，在硬件特性上有什么具体要求？答：线与逻辑是两个或多个输出信号相连可以实现与的功能。
在硬件上，要用 OC 门来实现( 漏极或者集电极开路 )，为了防止因灌电流过大而烧坏 OC 门, 应在 OC 门输出端接一上拉电阻 (线或则是下拉电阻)。
(5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？答：同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系 .电路设计可分类为同步电路设计和异步电路设计。
同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。
电子面试题目大全(3篇)
第1篇1. 集成电路基础：- 请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSp、ASIC、FpGA等的概念）。
2. 研发工作特点：- 你认为你从事研发工作有哪些特点？3. 基尔霍夫定理：- 基尔霍夫定理的内容是什么？4. 集成电路设计流程：- 描述你对集成电路设计流程的认识。
5. 集成电路工艺：- 描述你对集成电路工艺的认识。
6. 模拟电路设计：- 最基本的如三极管曲线特性（太低极了点）。
- 基本放大电路，种类，优缺点，特别是广泛采用差分结构的原因。
- 反馈之类，如：负反馈的优点（带宽变大）。
7. 数字电路设计：- Verilog/VHDL设计计数器。
- 逻辑方面数字电路的卡诺图化简，时序。
8. 电容公式：- 平板电容公式(CS/4kd)。
9. 反馈电路：- 描述反馈电路的概念，列举他们的应用。
10. 负反馈种类：- 负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点。
11. 放大电路的频率补偿：- 放大电路的频率补偿的目的是什么，有哪些方法？12. 频率响应：- 频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
13. A/D电路组成和工作原理：- A/D电路组成,工作原理。
14. 软件操作：- ic设计的话需要熟悉的软件: Cadence, Synopsys, Advant，UNIX当然也要大概会操作。
15. 实际工作所需要的一些技术知识：- 电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等。
请注意，这些题目仅供参考，实际面试中的题目可能会根据公司的具体需求和应聘者的背景有所不同。
第2篇一、基础篇1. 请简要描述电子工程的基本概念及其在现代社会中的应用。
2. 解释电子电路中的模拟信号和数字信号的区别。
3. 电流、电压和电阻之间的关系是什么？4. 电路中常见的电源有哪几种？5. 什么是基尔霍夫定律？6. 请简述二极管、晶体管和场效应晶体管的基本原理。
半导体公司数字电路面试题
半导体公司数字电路面试题以下是一些常见的面试题，涵盖了数字电路领域的基础知识和问题。
1. 解释什么是半导体？半导体是一种介于导体（具有较低电阻）和绝缘体（具有较高电阻）之间的材料。
它的电导率比绝缘体高，但比导体低。
2. 什么是逻辑门？列举一些常见的逻辑门。
逻辑门是数字电路中的基本构建块，用于执行逻辑操作。
常见的逻辑门包括与门（AND）、或门（OR）、非门（NOT）、异或门（XOR）等。
3. 什么是布尔代数？布尔代数是一种用于描述逻辑关系和运算的数学体系。
它基于两个值：真（表示为1）和假（表示为0）。
布尔代数使用逻辑运算符（如与、或、非）对这些值进行组合。
4. 解释什么是时序电路和组合电路。
时序电路是根据输入信号的先后顺序产生输出信号的电路。
它包括存储器元件，可以记忆先前的输入状态。
组合电路则是根据当前的输入信号直接产生输出信号，没有记忆功能。
5. 什么是触发器？触发器是一种用于存储和改变电路状态的时序元件。
它可以在特定条件下切换或保持输出状态，常用于存储二进制数据。
6. 解释什么是时钟信号和时序逻辑。
时钟信号是一个周期性的信号，用于同步时序电路中的操作。
时序逻辑是根据时钟信号来决定何时执行特定的逻辑操作，以确保电路的正确运行。
7. 什么是卡诺图？卡诺图是一种用于简化布尔代数表达式的图形工具。
它通过将输入值的组合表示为格子，并使用相邻格子的相似性进行合并，从而得到最简化的逻辑表达式。
8. 什么是多路复用器（MUX）和解复用器（DEMUX）？多路复用器是一种用于选择多个输入信号中的一个作为输出信号的设备。
解复用器则是将一个输入信号分解为多个输出信号的设备。
9. 什么是时钟分频器？时钟分频器用于将输入时钟信号的频率分为较低的频率。
它通常使用计数器和比较器实现，用于控制输出时钟信号的频率。
10. 解释什么是串行和并行数据传输。
串行数据传输是指逐位地传输数据，一次只传输一个位。
并行数据传输则是同时传输多个位，每个位使用不同的线路进行传输。
数字电子面试题目(3篇)
第1篇一、面试背景随着科技的不断发展，数字电子技术已经成为现代电子技术的重要组成部分。
为了选拔优秀的人才，许多企业、研究机构和高校都会对数字电子技术专业的人才进行面试。
本篇面试题目旨在考察应聘者在数字电子技术领域的理论基础、实践能力以及解决问题的能力。
二、面试内容一、基础知识1. 请解释数字电子技术的基本概念，并说明它与模拟电子技术的区别。
2. 简述逻辑代数的基本运算，如与、或、非、异或等，并举例说明其在数字电路设计中的应用。
3. 解释卡诺图的概念，并说明如何使用卡诺图进行逻辑函数的化简。
4. 简述TTL和CMOS两种逻辑门电路的特点，并比较它们的优缺点。
5. 解释时序逻辑电路的基本概念，并说明组合逻辑电路与时序逻辑电路的区别。
6. 解释触发器的概念，并说明D触发器、JK触发器、T触发器的动作特点。
7. 解释寄存器和锁存器的概念，并说明它们的区别。
8. 解释脉冲波形的产生和整形，并说明施密特触发器和单稳态触发器的作用。
9. 解释半导体存储器的概念，并说明RAM、ROM、EEPROM等存储器的特点。
10. 解释可编程逻辑器件（PLD）的概念，并说明GAL、FPGA等PLD的特点。
二、实践应用1. 设计一个4位二进制加法器，并使用卡诺图进行化简。
2. 设计一个简单的计数器，要求实现0-9循环计数。
3. 设计一个串行数据到并行数据的转换电路，并说明其工作原理。
4. 设计一个数字信号发生器，要求输出方波、三角波和锯齿波。
5. 分析一个数字电路，说明其功能，并找出其中的错误。
6. 设计一个简单的数字温度计，要求测量范围在-50℃至150℃。
7. 设计一个数字频率计，要求测量范围在1Hz至10MHz。
8. 分析一个数字通信系统，说明其工作原理，并指出可能存在的问题。
9. 设计一个数字滤波器，要求对输入信号进行低通滤波。
10. 设计一个数字锁相环（PLL）电路，要求实现频率合成。
三、综合能力1. 介绍一种你所熟悉的数字信号处理算法，并说明其在实际应用中的优势。
经典数字电路和模拟电路面试题(卷)
数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
電路設計可分類為同步電路和非同步電路設計。
同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。
由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。
异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。
（线或则是下拉电阻）4、什么是Setup 和Holdup时间？（汉王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。
（未知）7、解释setup和hold time violation，画图说明，并说明解决办法。
（威盛VIA 2003.11.06 上海笔试试题）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
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数字电路面试题集锦
数字电路面试题集锦
1、同步电路和异步电路的区别是什么？（仕兰微电子）
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑是两个输出信号相连能够实现与的功能。
在硬件上，要用oc 门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。
同时在输出端口应加一个上拉电阻。
4、什么是Setup 和Holdup时间？（汉王笔试）
5、setup和holdup时间,区别.（南山之桥）
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。
（未知）
7、解释setup和hold time violation，画图说明，并说明解决办法。
（威盛VIA
.11.06 上海笔试试题）
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打
入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
如果hold time 不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。
建立时间是指在时钟边沿前，数据信号需要保持不变的时间。
保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。
如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。
如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。
（仕兰微电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。
产生毛刺叫冒险。
如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常见逻辑电平？TTL与COMS电平能够直接互连吗？（汉王笔试）
常见逻辑电平：12V，5V，3.3V；TTL和CMOS不能够直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V 的。
CMOS输出接到TTL是能够直接互连。
TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
11、如何解决亚稳态。
（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。
当一个触发器进入亚
稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平
上。
在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，而且这种无
用的输出电平能够沿信号通道上的各个触发器级联式传播下去。
12、IC设计中同步复位与异步复位的区别。
（南山之桥）
13、MOORE 与MEELEY状态机的特征。
（南山之桥）
14、多时域设计中,如何处理信号跨时域。
（南山之桥）
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。
（飞利浦－大唐笔试）
Delay < period - setup – hold
16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延
迟为T2max,最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
（华
为）
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock 的delay,写出决
定最大时钟的因素，同时给出表示式。
（威盛VIA .11.06 上海笔试试题）
18、说说静态、动态时序模拟的优缺点。
（威盛VIA .11.06 上海笔试试题）
19、一个四级的Mux,其中第二级信号为关键信号如何改进timing。
（威盛VIA
.11.06 上海笔试试题）
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，
使得输出依赖于关键路径。
（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等。
（未知）
22、卡诺图写出逻辑表示使。
（威盛VIA .11.06 上海笔试试题）
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。
（威盛）
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-
well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威
盛笔试题circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define
the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
27、用mos管搭出一个二输入与非门。
（扬智电子笔试）
28、please draw the transistor level schematic of a cmos 2 input AND gate and
explain which input has faster response for output rising edge.(less delay
time)。
（威盛笔试题circuit design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。
（Infineon笔
试）
30、画出CMOS的图，画出tow-to-one mux gate。
（威盛VIA .11.06 上海笔试试题）
31、用一个二选一mux和一个inv实现异或。
（飞利浦－大唐笔试）
32、画出Y="A"*B+C的cmos电路图。
（科广试题）
33、用逻辑们和cmos电路实现ab+cd。
（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y="A"*B+C(D+E)。
（仕兰微电子）
35、利用4选1实现F(x,y,z)=xz+yz’。
（未知）
36、给一个表示式f="xxxx"+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化
简）。