数电课设多功能倒计时盘
数电设计数字钟基于QUARTUS完整版
数电设计数字钟基于Q U A R T U SHEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
数字电子技术课程设计--多功能数字钟
目录第一章设计任务 (4)1.1 设计题目及要求 (4)1.1.1 题目 (4)1.1.2 设计要求 (4)第二章方案设计 (5)2.1 总体方案说明 (5)2.2 模块结构以及总体方框图 (5)第三章单元电路设计与原理说明 (6)3.1 按键消抖电路的设计 (6)3.1.1 RS触发器消抖 (6)3.2 分频器的设计 (7)3.2.2 1000分频器 (7)3.3基础电子钟及其显示设计 (8)3.3.1 时钟计数器 (8)3.3.2 功能选择及校准 (9)3.4整点报时器的设计 (10)3.5数码管显示切换电路的设计 (11)3.6 闹钟及其显示的设计 (12)第四章整机电路图及说明 .............................................................. 错误!未定义书签。
4.1整体电路图及说明................................................................................ 错误!未定义书签。
第五章电路仿真 (15)5.1基本时钟电路及其时间设置功能仿真 ................................................ 错误!未定义书签。
5.1.1基本计时功能的仿真............................................................. 错误!未定义书签。
5.1.2时间设置功能的仿真............................................................. 错误!未定义书签。
5.2整点报时功能的仿真............................................................................ 错误!未定义书签。
数字电路课程设计——多功能数字钟
课程设计任务书学生姓名：专业班级：指导教师：工作单位：题目: 多功能数字钟的设计仿真与制作初始条件：利用集成译码器、计数器、定时器、数码管、脉冲发生器和必要的门电路等数字器件实现系统设计。
（也可以使用单片机系统设计实现）要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求）1、课程设计工作量：1周内完成对多功能数字钟的设计、仿真、装配与调试。
2、技术要求：错误！未找到引用源。
设计一个数字钟。
要求用六位数码管显示时间，格式为00：00：00。
错误！未找到引用源。
具有60进制和24进制（或12进制）计数功能，秒、分为60进制计数，时为24进制（或12进制）计数。
③有译码、七段数码显示功能，能显示时、分、秒计时的结果。
④设计提供连续触发脉冲的脉冲信号发生器，⑤具有校时单元、闹钟单元和整点报时单元。
⑥确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：1、2009 年6 月20~22 日，查阅相关资料，学习设计原理。
2、2009 年6 月23~24 日，方案选择和电路设计仿真。
3、2009 年6 月25~27 日，电路调试和设计说明书撰写。
4、2009 年6 月28 日上交课程设计成果及报告，同时进行答辩。
指导教师签名：年月日系主任（或责任教师）签名：年月日目录1.绪论 (3)2.Proteus软件介绍 (4)3.总体方案的设计与实现 (6)3.1 数字钟的原理框图 (6)3.2 各模块功能分析 (6)3.2.1晶体振荡器 (6)3.2.2分频器 (7)3.2.3时间计数单元 (8)3.2.4译码驱动及显示单元 (10)3.2.5校时电源电路 (10)3.2.6整点报时电路 (11)4.数字钟的安装与调试 (12)5.数字钟的工作状态分析 (13)5.1数字钟的工作过程及结果分析 (13)5.2数字钟工作过程中出现的问题及解决方法 (13)6.元件清单 (15)7.数字钟仿真图 (16)8.心得体会 (17)9.参考文献 (18)10.课程设计成绩评定表 (19)1. 绪论计算机尤其是以微细加工技术支持的微型计算机技术飞速发展，其应用渗透到了各行各业。
数电设计数字钟基于QUARTUS
大连理工大学本科实验报告题目：数电课设——多功能数字钟课程名称：数字电路课程设计学院（系）：电信学部专业：电子与通信工程班级：学生姓名： ***************学号：***************完成日期：成绩：2010 年 12 月 17 日题目：多功能数字时钟一．设计要求1)具有‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）2)具有手动校时校分功能3)具有整点报时功能，从59分50秒起，每隔2秒钟提示一次4)具有秒表显示、计时功能（精确至百分之一秒），可一键清零5)具有手动定时，及闹钟功能，LED灯持续提醒一分钟6)具有倒计时功能，可手动设定倒计时范围，倒计时停止时有灯光提示，可一键清零二．设计分析及系统方案设计1. 数字钟的基本功能部分，包括时、分、秒的显示，手动调时，以及整点报时部分。
基本模块是由振荡器、分频器、计数器、译码器、显示器等几部分组成。
利用DE2硬件中提供的50MHZ晶振，经过分频得到周期为1s的时钟脉冲。
将该信号送入计数器进行计算，并把累加结果以“时”“分”“秒”的形式通过译码器由数码管显示出来。
进入手动调时功能时，通过按键改变控制计数器的时钟周期，使用的时钟脉冲进行调时计数（KEY1调秒，LOAD2调分，LOAD3调时），并通过译码器由七位数码管显示。
从59分50秒开始，数字钟进入整点报时功能。
每隔两秒提示一次。
（本设计中以两个LED灯代替蜂鸣器，进行报时）2. 多功能数字钟的秒表功能部分，计时范围从00分秒至59分秒。
可由输入信号（RST1）异步清零，并由按键（EN1）控制计时开始与停止。
将DE2硬件中的50MHZ晶振经过分频获得周期为秒的时钟脉冲，将信号送入计数器进行计算，并把累计结果通过译码器由七位数码管显示。
3.多功能数字钟的闹钟功能部分，通过按键（KEY1，KEY2，KEY3）设定闹钟时间，当时钟进入闹钟设定的时间（判断时钟的时信号qq6,qq5与分信号qq4，qq3分别与闹钟设定的时信号r6,r5与分信号r4,43是否相等），则以LED灯连续提示一分钟。
多功能数字计时器设计
电工电子综合实验（Ⅱ）实验报告多功能数字计时器设计姓名：I、设计要求一、实验目的1.掌握常见集成电路的工作原理和使用方法。
2.培养学生分析问题解决问题的能力。
3. 提高学生设计单元电路的，调试电路的实验技能二、实验内容及要求1. 应用CD4511BCD码译码器﹑LED双字共阴显示器﹑300Ω限流电阻设计﹑安装调试四位BCD译码显示电路实现译码显示功能。
2. 应用NE555时基电路、3KΩ、1KΩ电阻、0·047UF电容和CD4040计数分频器设计，安装，调试秒脉冲发生器电路（输出四种矩形波频率 f1=1HZ f2=2HZ f3≈500Hz f4≈1000Hz）。
3. 应用CD4518BCD码计数器、门电路，设计、安装、实现00′00″---59′59″时钟加法计数器电路。
4. 应用门电路，触发器电路设计，安装，调试校分电路且实现校分时停秒功能（校分时F2=2Hz）。
设计安装任意时刻清零电路。
5. 应用门电路设计、安装、调试报时电路59′53″，59′55″，59′57″低声报时（频率f3≈500Hz）,59′59″高声报时（频率f4≈1000Hz）。
整点报时电路。
H=59′53″·f3+59′55″· f3+59′57″·f3+59′59″·f46.联接试验内容 1.—5.各项功能电路，实现电子计时器整点计时﹑报时、校分、清零电路功能。
三、实验要求设计正确、布局合理、排线整齐、功能齐全。
四、实验器材：1、集成电路：NE555 一片(多谐振荡)CD4040 一片（分频）CD4518 两片（8421BCD码十进制计数器）CD4511 四片（译码）74LS00 三片（与非）74LS20 一片（4输入与非）74LS21 两片（4输入与门）74LS74 一片（D触发）2、电阻：1KΩ一个3KΩ一个300Ω二十八个3、电容：0.047uf 一只4、共阴极双字屏两块五、器件引脚图及功能表1．CD4511图 CD4511引脚图2、共阴双字显示器3、NE555NE555功能表如下：(引脚4 )V4、CD40405、CD4518CD4518逻辑功能如表所示。
数电课程设计十秒倒计时定时器
辽宁师范大学《数字电路》课程设计（09级本科）题目: 定时器1学院：物理与电子技术学院专业：电子信息工程班级：09.3班学号：14级!姓名: 张宁指导教师：赵静邱红张卓2完成日期：2011年10 月27 日一•设计内容及要求10 秒的倒计时定时器，倒计时要求用数码显示，当定时到1秒时，有声音提示，提示声音为0.5秒，当倒计时到0时停止计数二.总体方案设计由设计内容及要求，我设计了一个以NE555构成的多谐振荡电路，来发出一秒间隔的脉冲；用74LS192进行倒计时，通过74LS47连接一个数码显示器；由74LS192发出的高低电平经过逻辑电路变化，连接74LS121来控制蜂鸣器在1秒时响。
三.单元模块设计.1.以NE555构成的多谐振荡器NE555的震荡器在本电路中的周期T=C(R1+R2)=1S 图二冲图三为多谐振荡电路 R1和R2, C 的值确保震荡周期为1 秒，图三的右下角为复位电路，与下一部分一同介绍。
2.倒计时电路图5-1 7 11.SI92的引和扌*列及逻辑符巧<H ）引脚扌非列I%1HI l_d I HL L TUT ?1 Qi 口。
CP (> OPuPOOJQO Qijr1一匕 f3 2 P2 P36Q2 7Q3CPu CPnMRTCu TC D1213L_r —Po “就Fil rial pin1011 —14-图四由74LS192的真值表图四可以看出，若想让元件工作在减计数状态MR PL 非，CPu的值必须分别为0，1，1。
由要求可以看出，192的初始必须是九，所以加了一个复位电路，确保初始值是9.计数器输入端P0,1,2,3对应接高低低高电平。
Q0, Q1,Q2,Q3为计数器输出端接到74LS47上。
NE555的3号管脚与74LS192的4浩管脚相连。
一秒发出一个脉冲，74LS192开始倒计时。
4.逻辑电路逻辑电路的作用在于将74LS192输出为一，即 Q3Q2Q1Q0=0001时输给报警电路一个负脉冲。
数电课程设计——考试天数倒计时
课程设计名称：电子技术课程设计题目：考试天数倒计时器学期：2011-2012学年第2学期专业：电气工程及其自动化班级：电气10—5姓名：董卫卫学号：1016030106指导教师：闫孝姮辽宁工程技术大学课程设计成绩评定表目录1 电路原理图设计``````````````````````````````````````````````````````````````````````````````````11.1设计原理`````````````````````````````````````````````````````````````````````````````````````````````11.2 设计方案```````````````````````````````````````````````````````````````````````````````````````````12 各分电路功能分析`````````````````````````````````````````````````````````````````````````````````42.1 脉冲发生电路`````````````````````````````````````````````````````````````````````````````````````42.1.1555定时器``````````````````````````````````````````````````````````````````````````````````````42.1.2用555定时器构成多谐振荡器```````````````````````````````````````````````````````42.2 计数器电路````````````````````````````````````````````````````````````````````````````````````````5 2.3译码显示电路``````````````````````````````````````````````````````````````````````````````````````7 2.4 控制电路`````````````````````````````````````````````````````````````````````````````````````````````92.4.1 报警电路`````````````````````````````````````````````````````````````````````````````````````````92.4.2 置数、暂停、清零、控制电路```````````````````````````````````````````````````````103总体电路仿真````````````````````````````````````````````````````````````````````````````````````````124设计小结````````````````````````````````````````````````````````````````````````````````````````````````13 参考文献````````````````````````````````````````````````````````````````````````````````````````````````````14目录课程设计成绩评定表 (2)摘要 (5)1 电路原理图设计 (1)1.1设计原理 (1)1.2 设计方案 (1)2 各分电路功能分析 (4)2.1 脉冲发生电路 (4)2.1.1555定时器 (4)2.1.2用555定时器构成多谐振荡器 (4)2.2 计数器电路 (6)2.3译码显示电路 (7)2.4 控制电路 (10)2.4.1 报警电路 (10)2.4.2 置数、暂停、清零、控制电路 (10)3 总体电路仿真 (12)4 设计小结 (13)参考文献 (14)摘要倒计时器在日常生活中应用比较广泛，比如篮球比赛是用的30秒倒计时，还有交通灯使用的60秒倒计时等等，但是这些倒计时器仅用在特定的场合，通用性比较差。
(完整word版)数电课程设计-30秒倒计时器
30秒倒计时计数器设计——数字电子计数基础课程设计学院：计算机学院专业班级：通信工程10-2班时间：2013年1月7日目录设计要求 (3)正文一、倒计时器组成及原理 (3)1.1倒计时计数器组成 (3)1.2工作原理 (3)二、拟定设计方案 (4)2.1用Multisim进行仿真设计 (4)2.2设计实现数码管显示 (4)2.3设计555定时振荡实现秒振荡发生功能 (4)2.4设计实现减法计数功能 (5)2.5设计实现二位数减法计数功能 (5)2.6设计实现反馈电路实现30秒计数功能 (5)2.7设计实现控制电路实现启动、清零/复位和暂停/继续计数控制电路 (5)2.7.1清零/复位电路 (5)2.7.2暂停/继续计数电路 (6)2.7.3启动电路 (7)2.8设计实现闪烁报警电路 (8)三、功能说明总结 (9)四、课程设计小结 (9)参考文献 (10)附录：一、电路原理图 (11)二、元器件明细表 (11)设计要求：设计30秒倒计时计数器。
30秒倒计时器的设计功能要求包括：1、具有30秒倒计时功能；2、设置外部操作开关，控制计时器的直接清零/复位、开始和暂停/连续计数功能；3、计时器计时间隔为1秒；4、计时器递减计时到零时，数码显示器不灭灯，保持并闪烁光电报警。
5、计时器暂停计数时，数码管闪烁提醒；正文：一、倒计时器组成及原理1.1倒计时计数器组成倒计时计数器选用TTL集成电路，主要由秒定时振荡发生器、减法计数器、译码器、七段数码显示器、控制电路、闪烁报警电路等组成，在电路工作过程中，电路能够通过控制器实现开始计数、清零/复位、暂停/继续计数等功能，在倒计时结束保持00状态并不断闪烁提示报警，原理图如下：图11.2工作原理当电路工作时，由555定时器组成多谐振荡器，选取适当的电容使振荡周期为1s；用两片减法计数器芯片级联组成二位数计数器，用七段数码管显示计数；控制电路通过控制减法计数器的控制端实现对电路保留、启动、清零/复位和暂停/继续计数功能的控制；利用JK 触发器的翻转状态特性和译码器BI/RBO端的控制实现闪烁报警功能。
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题目：多功能倒计时盘课程名称：数字电子技术及应用班级：07表一学号：200701020129姓名：赵佳指导教师：刘丽萍评分：前言IspLSI1032E操作系统的介绍IspLSI1032E主要包括：全局布线区(GRP)、通用逻辑块(GLB)、输入输出单元(IOC)、输出布线区(ORP)和时钟分配网络(CDN)等部分。
其中通用逻辑块(GLB)使最基本的逻辑单元，IspLSI1032E有32个GLB。
每个GLB有18个输入，一个可编程的与/或/异或阵列，4个可以重构为组合型或寄存器型的输出。
进入GLB的信号可以来自全局布线区（GRP），也可以从外部直接输入。
GLB的所有输出都进入GRP，以便它们能同器件上的其他GLB相连接。
IspLSI1032E有64个I/O单元，每一个单元对应一个I/O脚。
每个I/O单元可以单独编程为组合输入、寄存器输入、锁存输入/输出或带有三态控制的双向I/O脚。
另外，所有输出可选择为有源高电平或地电平极性。
信号电平与TTL电平兼容，其输出端能带4mA拉电流或8mA灌电流负载。
16个I/O单元分为一组，每组都通过ORP与一个宏模块（Megablock）相连。
8个GLB、16个I/O单元、一个输出布线区（ORP）和两个专用输入被连在一起构成一个宏模块。
8个GLB的输入通过输出布线区与16个I/O单元为一组连起来。
每个宏模块共享一个输出使能信号。
每个IspLSI1032E器件共有4个宏模块。
全局布线区（GRP）的输入来自所有的通用逻辑块（GLB）的输出，以及双向I/O所有的输入。
所有这些信号有效地构成了GLB的输入，通过全局布线区的延时用减少定时偏移（Timing Skew）来补偿。
器件内的时钟通过时钟分配网络CDN（Clock Distribution Network）来选择。
专用时钟引脚进入时钟分配网络，而时钟分配网络的5个输出（CLK0、CLK1、CLK2、IOCLK0和IOCLK1）连接到个GLB和I/O单元的时钟线路上。
时钟分配网络也能被专用GLB驱动（如IspLSI1032或IspLSI1032E中的C。
）。
这个专用GLB的逻辑允许用户产生一个由器件内部信号组合的内部时钟。
下面分别对各个结构部分进行介绍。
通用逻辑块（GLB）通用逻辑块（GLB）是lattice公司高密度IspLSI器件的标准逻辑块，每个GLB由18个输入、4个输出，能完成大多数标准逻辑功能；GLB在内部逻辑结构上又可以分成4个组成部分：与阵列（LA）、乘积项共享阵列（PTSA）、输出逻辑宏单元（OLMC）和控制（Control）部分。
1．与阵列与阵列共有18条输入信号线和20条乘积项输出线。
18个输入信号中有16个来自GRP，其余两个信号来自专用输入管脚，输入信号通过互补缓冲器进入与阵列，为乘积项提供输入的原变量和反变量；乘积项的输出时18个输入信号的任意组合形式的与函数。
GLB中的与阵列有20个乘积项输出P0~P19，在不同模式下每个乘积项具有不同的作用。
2．乘积项共享阵列PTSA（Product Term Sharing Array）乘积项共享阵列式GLB中的一个特殊结构，它允许GLB中的4个输出共享来自与阵列的20个乘积项。
它相当于与-或阵列中的或阵列，但在结构上作了改进。
乘积项共享阵列共有4个或门，分别有4个、4个、5个和7个乘积项输入，或门的输出并不直接连到输出逻辑宏单元（OLMC），而是通过一个可编辑的共享阵列接到下一级。
如果需要的乘积项多于7个，可以按需要将两个或两个以上的或门输出结合。
另外通过共享阵列，还可以将或门的输出分配给GLB的4个输出中的任意一个，增加连接的自由度。
乘积项共享阵列PTSA还提供旁路电路，将信号直接输出到OLMC，这样可以节约大约3ns的信号延时。
乘积项共享阵列可以灵活地配置，一以满足用户不同的需要，它共有4种主要的配置形式：⑴标准配置;⑵高速旁路配置；⑶异或配置；⑷单PT 配置。
同一个GLB种的4个输出可以采用相同或不同的配置形式。
3．输出逻辑宏单元（OLMC）输出逻辑宏单元包括4个带异或门输入的D触发器。
异或门可用于对OLMC 的输入信号取反，也可用于实现异或逻辑函数。
D触发器可用于实现寄存器输出，也可以进行配置来模拟JK触发器、T触发器或锁存器。
如果需要组合型式输出，可以编程把寄存器旁路去掉。
4.控制功能部分控制GLB输出操作的各种信号有控制功能部分（Control Function）提供。
寄存器时钟可来自时钟分配网络（可参考时钟分配网络部分）的3个时钟源或GLB内部的乘积项。
GLB的复位信号可来自全局复位引脚（RESET）或GLB内的某一个乘积项。
全局复位引脚总被连接并与PT复位（如使用的话）形成落在“或”的关系。
4个触发器的复位端是相连的，有效的复位信号接到触发器的复位端时，触发器的Q端为逻辑0状态。
与GLB有关的I/P单元的输出使能（Output Enable）信号，如果需要也可以来自该块内的乘积项。
IspLSI1000宏模块结构原理1.宏模块（Megablock）宏模块是ispLSI1000器件中的一个大的结构单位。
一个宏模块有8个GLB、1个ORP、16个IOC和两个专用输入组成，ispLSI1000/E系列中不同型号的器件有2~6个宏模块组成。
在ispLSI1000系列器件中，宏模块的8个GLB共用两个专用输入管脚，并靠软件自动地的分配。
当这两个专用引脚分配给某一个宏模块后，其他宏模块就不能再使用两个专用输入管脚。
宏模块中输入/输出单元（IOC）的OE控制信号可以在管脚信号GOEI、GOE2或乘积项信号PTOE中选择，每个宏模块只能有一个PTOE信号，这个PTOE信号可以由宏模块内的8个GLB中的任何一个产生。
由于宏模块的这些限制，再设计时应该将使用同一控制线的逻辑如计数器、中线等放到同一个宏模块内，以便获得更高的资源利用率，并且消除布线困难。
2．输入布线（Input Routing）器件内的信号输入一两种方式处理。
第一种，器件内的每一个I/O单元将其输入直接连到全局布线区（GRP），这样使器件内的每一个GLB能够选取每个I/O 的输入。
第二种，每一个宏模块有两个专用歌输入与宏模块内的8个GLB直接相连，它们的输入路径如宏模块的框图。
3.输出布线区ORP(Output Routing Pool)输出布线区（ORP）是介于GLB和IOC之间的可编程互联阵列，它引导各种信号从GLB输出到配置为输出或双响管脚的I/O单元。
阵列的输入时8个GLB 的32个输出端；阵列有16个输出端，分别与该宏模块中的16个IOC相连。
设置ORP的目的在于提高分配I/O管脚的灵活性，简化不嫌软件，达到更高的资源利用率。
每个GLB输出对应4个I/O管脚，在布线时可以接到宏模块中任意一个管脚上。
为了进一步提高器件的灵活性，ispLSI1000还提供ORP旁路连接。
当使用ORP旁路配置是，把GLB输出以更快的速度与特定I/O单元相连。
旁路ORP可以减少系统时延，但会限制器件的布线能力，因而只有关键信号才可使用ORP 旁路连接。
4.I/P单元（Input Output Cell）IOC输入输出单元用来作为内部信号到I/O管脚的接口，在ispLSI1032中共有64个。
输入输出单元有输入、输出和双向I/O三类组态，对它的控制靠输出三态缓冲电流使能端的MUX来选择。
该MUX有两个可编程的地址，此时二地址都接地，相当于00码，因而将高电平接至输出使能端，IOC处于专用输出组态；若两地址输入中的一个与地的连接断开，即地址码味10、或01，则将由GLB产生的输出使能信号来控制输出使能，处于双向I/O组态或具有三态缓冲电路得输出组态；如两地址与地连接皆断开，则将输出使能接地，处于专用输入状态。
一．实验要求设计并用ispLSI1032E实现一个倒计时牌。
具有下述功能：（1）实验台上的六个数码管和四个发光二极管分别显示天，时，分，秒。
（2）能使倒计时牌复位。
（3）能启动或者停止倒计时牌运行。
（4）在倒计时牌停止运行状态下，能修改天，时，分，秒的值。
（5）具有报时功能，整点时喇叭鸣叫六秒钟。
（6）分频器必须保证输出是秒脉冲。
二．设计思想本项目由一个顶层模块和一个底层模块组成。
顶层模块clock由原理图实现，包含天、时、分、秒计数器和时钟发生器、整点响铃发声模块、译码器等6个底层模块（其中cnt60用了两次）及若干门电路，并定义了信号与管脚的对应关系。
底层模块clk_ring，对输入时钟1000分频，产生1Hz的脉冲提供给模块cnt60，并为模块ring提供整点响铃脉冲。
底层模块clk60（两个）、cnt24、cnt30分别用秒、分、时、天计数器，为了实现暂停与预置数的功能，其时钟输入加入了若干控制信号。
为了使进位信号的高电平脉宽尽量窄，则进位信号的复位端取其自身。
底层模块encode24是一个2-4译码器，用于选择需预置数的计数器，输入00表示选择秒计数器，01表示选择分计数器，10表示选择时计数器。
底层模块ring，内有一个计数器，当小时计数器（cnt24）的时钟信号到来时，该计数器开始计数，并有整点响铃脉冲输出；3s后计数器复位，响铃脉冲不在输出。
三．顶层模块原理图顶层模块clock的设计。
1.六十进制减法计数器测试向量module cnt_60clk,reset pin;Dl,Cl,Bl,Al,Dr,Cr,Br,Ar,c pin;test_vectors([clk,reset]->[Dl,Cl,Bl,Al,Dr,Cr,Br,Ar,c])@repeat 10 {[.c.,1]->[.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.];}@repeat 70{[.c.,0]->[.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.];}End仿真结果及引脚图2.24进制减法计数器module cnt_24clk,reset pin;Dl,Cl,Bl,Al,Dr,Cr,Br,Ar,c pin;test_vectors([clk,reset]->[Dl,Cl,Bl,Al,Dr,Cr,Br,Ar,c]) @repeat 10 {[.c.,1]->[.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.];} @repeat 70 {[.c.,0]->[.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.];} End仿真结果及引脚图3.30进制减法计数器module cnt_30clk,reset pin;Dl,Cl,Bl,Al,Dr,Cr,Br,Ar,c pin;test_vectors([clk,reset]->[Dl,Cl,Bl,Al,Dr,Cr,Br,Ar,c]) @repeat 10 {[.c.,1]->[.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.];} @repeat 70 {[.c.,0]->[.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.,.x.];} End仿真结果及引脚图四．底层模块原理图1)底层模块CLK_RING的设计其功能是提供频率为1HZ的脉冲和整点响铃脉冲底层模块CLK_RING的ABEL语言源文件,其中加入测试向量进行仿真。