状态机

可综合状态机设计状态机在某种程度上可以称是一种时序电路，如前面的触发器、计数器等，都可以看成是功能固定的状态机。

在状态机中常使用以状态图及状态表描述的方式，然后根据这个状态图去设计符合要求的电路。

本章将介绍状态机、状态的编码方式及状态机的设计范例。

状态机简介状态机简写为FSM(Finite State Machine),主要分为2大类：第一类，若输出只和状态有关而与输入无关，则称为Moore状态机：第二类，输出不仅和状态有关而且和输入有关系，则称为Melay状态机。

要特别注意的是，因为Melay状态机和输入有关，输出会受到输入的干扰，所以可能会产生毛刺（Gitch）现象，使用时应当注意。

事实上现在市面上有很多EDA工具可以很方便的将采用状态图的描述转换成可以综合的VHDL程序代码。

Moore状态机其Moore状态图如图1所示。

其中S0/0所代表的意思为现在是状态S0且输出为0，状态图最主要是将每个状态都给予一个编号，详细描述如下：1）在某状态时，列出所有的输出条件。

2）在某状态时，当输入信号是什么则会跳至哪一个状态。

3）在某状态时，当输入信号是什么则会维持原状态不变。

可以将图1的Moore状态机写成状态表如表1.表1 Moore状态表变量，定义状态机的变量时使用枚举类型来定义，如下范例所示：Type State is (S0,S1,S2,S3)接下来，状态会被加以编码。

其状态编码方式如下：（1）时序编码（Sequential）将每个状态以二进制来做编码。

（2）格雷码(Gray)也是将四个State以二进制来编码，不过不同的是每次编码只会差一个位，其主要缺点是状态改变是要依据改变才可以，若状态不是依序是，则Gray编码不适用。

（3）独热码（One hot）独热码状态编码的特色为每一个状态均有自己的触发器，所以若有N个状态就也存在有N个触发器，在任一时刻只会有一组状态编码，缺点是会产生较大的电路，但是相对的使用独热码状态编码对帧错相当有帮助。

三种格式之状态编码如表2所示。

作为编码方式则编码位增加至四个位，所以电路比其他两种编码方式都大一些。

所以可以使用属性来定义编码方式，若要编码成独热码编码，则可加上：Type State is (S0,S1,S2,S3);Attribute encoding of state;Type is “0001 0010 0100 1000”;在设计状态机时，通常使用进程语句来描述状态机，其中进程语句又可以分为三种方式：⏹一个进程利用一个进程来描述状态的转换及输出信号的定义。

⏹两个进程一个为时序电路主要负责状态变量的更新，此进程为同步电路，而另一个进程语句主要是描述下次态变量和输出的更新。

⏹三个进程第一个进程主要负责状态变量的更新，第二个进程语句负责描述次态变量，而最后一个则是负责输出信号的更新。

有了以上的初步观念，可以设计图1四个状态的Moore状态机。

范例首先根据之前的状态表编写VHDL程序如下所示：Library ieee;Use ieee.std_logic_1164.all;Use ieee.numeric_std.all;Entity moore_fsm isPort(clk : in std_logic;rstn : in std_logic;x : in std_logic;output : out std_logic);End moore_fsm;Architecture rtl of moore_fsm isType state is (s0,s1,s2,s3); ---状态定义Signal current_state : state; ---现态Signal next_state : state; ---次态BeginStatefsm: process(rstn, x, current_state)BeginIf rstn = …0‟ then --异步resetnext_state <= s0;output <= …0‟;elsecase current_state iswhen s0 =>if x =‟0‟ thennext_state <= s0;elsenext_state <= s1;end if;output <= …0‟;when s1 =>if x =‟0‟ thennext_state <= s1;elsenext_state <= s2;end if;output <= …1‟;when s2 =>if x =‟0‟ thennext_state <= s3;elsenext_state <= s0;end if;output <= …0‟;when s3 =>if x =‟0‟ thennext_state <= s0;elsenext_state <= s3;end if;output <= …0‟;end case;end if;end process statefsm;stat: process(clk) --current_state next_state beginif rising_edge (clk) thencurrent_state <=next_state;end if;end process stat;end rtl;1)编码方式预设为时序编码2)使用两个进程语句来设计状态机其综合电路如图2 所示。

其状态图如图3 所示。

Moore FSM 模拟波形如图4 所示。

模拟结果说明：（1） 由于reset 为异步reset ，所以当reset 在150ns~200ns 为0时，则状态图会从s1回到s0.（2） 在50 ns 时输入x 为0且现态为1，在70 ns 时clk 上升沿触发且x 为1，则current_state会变成next_state s2;Melay 状态机接下来我们要介绍Melay 状态机，它和输入、输出、状态皆有关。

它的状态图、状态表与Moore 状态机都有说不同，输出会随输入变化而变化。

如图5 所示。

图5若现态为s0输入为0时，则次态为s0且输出为0；若现态为s0输入为1时，则次态为s1且输出为1。

其Melay 状态机的VHDL 如下所示： Library ieee;Use ieee.std_logic_1164.all;Use ieee.numeric_std.all;Entity melay_fsm isPort(clk: : in std_logic;rstn : in std_logic;x : in std_logic;output : out std_logic);End moore_fsm;Architecture rtl of moore_fsm isType state is (s0,s1,s2,s3); ---状态定义Signal current_state : state; ---现态Signal next_state : state; ---次态BeginStatefsm: process(rstn, x, current_state) BeginIf rstn = …0‟ then --异步resetnext_state <= s0;output <= …0‟;elsecase current_state iswhen s0 =>if x =‟0‟ thennext_state <= s0;elsenext_state <= s1;end if;if x= …0‟ thenoutput <= …0‟;elseoutput <= …1‟;end if;when s1 =>if x =‟0‟ thennext_state <= s2;elsenext_state <= s1;end if;if x= …0‟ thenoutput <= …1‟;elseoutput <= …0‟;end if;when s2 =>if x =‟0‟ thennext_state <= s3;elsenext_state <= s0;end if;if x= …0‟ thenoutput <= …0‟;elseoutput <= …1‟;end if;when s3 =>if x =‟0‟ thennext_state <= s0;elsenext_state <= s3;end if;if x= …0‟ thenoutput <= …1‟;elseoutput <= …0‟;end if;end case;end if;end process statefsm;stat: process(clk) --current_state next_state beginif prsing_edge (clk) thencurrent_state <=next_state;end if;end process stat;end rtl;Melay状态机综合电路如图6 所示。

Verilog三段式状态机描述时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。

三段式描述方法虽然代码结构复杂了一些，但是换来的优势是：使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。

示列如下：//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器always @ (posedge clk or negedge rst_n) //异步复位if(!rst_n)current_state <= IDLE;elsecurrent_state <= next_state; //注意，使用的是非阻塞赋值//第二个进程，组合逻辑always模块，描述状态转移条件判断always @ (current_state) //电平触发beginnext_state = x; //要初始化，使得系统复位后能进入正确的状态case(current_state)S1: if(...)next_state = S2; //阻塞赋值...endcaseend//第三个进程，同步时序always模块，格式化描述次态寄存器输出always @ (posedge clk or negedge rst_n)...//初始化case(next_state)S1:out1 <= 1'b1; //注意是非阻塞逻辑S2:out2 <= 1'b1;default:... //default的作用是免除综合工具综合出锁存器endcaseend两段式有限状态机与三段式有限状态机的区别FSM将时序部分（状态转移部分）和组合部分（判断状态转移条件和产生输出）分开，写为两个always语句，即为两段式有限状态机。