SoC设计方法超深亚微米工艺下以时延、耦合效应、串扰为.pptx
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SoC设计方法-超深亚微米工艺下以时延、耦合效应、串扰为
软硬件划分 形式验证技术 综合技术
Part ２ How to …… ２．Step by Step
• SOC设计方法学正是围绕SOC的上述内容展开 的新一轮理论研究。这一理论根植于过去几十 年计算机辅助设计、计算机辅助工程和电子设 计自动化理论的土壤之中，将借鉴已有的理论 并在其基础上创新。
Part ２ How to ……
• 软/硬件协同设计（Software/Hardware Co-Design）
• 具有知识产权的内核（Intellectual Property Core， 简称IP 核）及其复用（Reuse）
• 超深亚微米（Very Deep Sub-Micron，简称VDSM） 技术
设计重 用技术
系统集成 芯片技术
• SOC设计方法学包含的第二个内容
IP核的设计和使用：IP核的使用绝不等同
于集成电路设计中的单元库的使用，它所涉及 的内容几乎覆盖了集成电路设计中的所有经典 课题，包括测试、验证、模拟、低功耗等等。 IP核的生成也绝非是简单的设计抽取和整理， 它所涉及的设计思路、时序要求、性能要求等 均需要重新审视我们已经熟知的设计方法。
• 但是软核也有自身的弱点。由于软核的载体是 硬件描述语言且与实际的工艺无关，使用者在 最终将其嵌入自己的设计时就要对从描述语言 到版图的转换的全过程负责。显然这要涉及经 典的集成电路设计的全部内容，集成电路设计 人员必须具备相当的风险意识。另外，工艺映 射和系统的性能有着一定的内在关系，是否可 以不加修改地将一个软核映射到任何一个工艺 上仍然是需要探讨的一个问题。
SoC设计方法
Part 1 Introduction
Part 1 Introduction 1．片上系统(SoC)的优点
Part ２ How to …… ２．Step by Step
• SOC设计方法学正是围绕SOC的上述内容展开 的新一轮理论研究。这一理论根植于过去几十 年计算机辅助设计、计算机辅助工程和电子设 计自动化理论的土壤之中，将借鉴已有的理论 并在其基础上创新。
Part ２ How to ……
• 软/硬件协同设计（Software/Hardware Co-Design）
• 具有知识产权的内核（Intellectual Property Core， 简称IP 核）及其复用（Reuse）
• 超深亚微米（Very Deep Sub-Micron，简称VDSM） 技术
设计重 用技术
系统集成 芯片技术
• SOC设计方法学包含的第二个内容
IP核的设计和使用：IP核的使用绝不等同
于集成电路设计中的单元库的使用，它所涉及 的内容几乎覆盖了集成电路设计中的所有经典 课题，包括测试、验证、模拟、低功耗等等。 IP核的生成也绝非是简单的设计抽取和整理， 它所涉及的设计思路、时序要求、性能要求等 均需要重新审视我们已经熟知的设计方法。
• 但是软核也有自身的弱点。由于软核的载体是 硬件描述语言且与实际的工艺无关，使用者在 最终将其嵌入自己的设计时就要对从描述语言 到版图的转换的全过程负责。显然这要涉及经 典的集成电路设计的全部内容，集成电路设计 人员必须具备相当的风险意识。另外，工艺映 射和系统的性能有着一定的内在关系，是否可 以不加修改地将一个软核映射到任何一个工艺 上仍然是需要探讨的一个问题。
SoC设计方法
Part 1 Introduction
Part 1 Introduction 1．片上系统(SoC)的优点
SoC与IP核技术PPT课件
数字电视SoC芯片的结构图
2021
11
存储器核：
包括各种易失、非易失以及Cache等存储器；
模拟核：
包括ADC、DAC、PLL以及一些高速电路中所用 的模拟电路
2021/3/17
2021
4
SoC的优点
采用内部信号的传输，降低功耗； 系统整合在一块芯片上，减少体积和重量； 在相同面积上整合更多的功能元件和组件，丰 富系统功能； 芯片内部信号传递的距离缩短，速度提高； IP模块的出现可以减少研发成本，降低研发时 间，可适度节省成本；
除各种商用IP Core之外，目前还出现了Open Core。
2021/3/17
2021
8
设计重 用技术
SoC 系 统 集成芯片 技术
软硬件协同 设计技术
纳米级电路 设计技术
2021/3/17
基 于 IP 的 系 统 设 计 技 术 多 IP 系 统 的 验 证 与 测 试 技 术 IP 设 计 技 术 接口综合技术 软硬件协同设计与验证技术 基于硬件的软件结构生成 面向软件的多处理单元硬件 结构设计
DVB-C
ISO7816
clk
模拟视频3D解码器 视频ADC
数字YUV
HDMI (HDCP)
信道 解调
DTMB DVB-C
TS
TS
解复用
解扰
视频后
PES 多格式
处理
视频解码 RGB
条件接 收CA
PES
音频DSP
MPEG2/AVS/ H.264/RM
120Hz扫 描制式
PLL
视频编码器 macrovision
2021/3/17
2021
7
பைடு நூலகம் 基于IP核的SOC设计
第八章 系统芯片SOC设计
SoC概述 概述
以超深亚微米VDSM（Very Deep Sub Micron）工艺和 知识产权IP（Intellectual Property）核复用 （Reuse）技术为支撑。 是当今超大规模集成电路的发展趋势，也是21世纪集 成电路技术的主流，为集成电路产业提供了前所未有 的广阔市场和难得的发展机遇。 设计中，设计者面对的不再是电路芯片；而是能实现 设计功能的IP模块库。 设计不能一切从头开始，要将设计建立在较高的基础 之上，利用己有的IP芯核进行设计重用。 建立在IP芯核基础上的系统级芯片设计技术，使设计 方法从传统的电路级设计转向系统级设计。
C++编程语言是目前比较流行的计算机语言之一，已被系 编程语言是目前比较流行的计算机语言之一， 编程语言是目前比较流行的计算机语言之一 统结构硬件工程师和软件工程师广泛使用， 统结构硬件工程师和软件工程师广泛使用，但却不能准确地描述 硬件建模的概念。 软件算法和接口规范用C或 语言写成， 硬件建模的概念 。 软件算法和接口规范用 或 C++语言写成 ， 语言写成 C++程序描述了系统的行为，提供了紧凑、有效的系统描述所必 程序描述了系统的行为， 程序描述了系统的行为 提供了紧凑、 需的控制和调用数据。由于大多数设计者对于这些语言都很熟悉， 需的控制和调用数据。由于大多数设计者对于这些语言都很熟悉， 并且有很大数量的开发工作都与之相关联， 并且有很大数量的开发工作都与之相关联，因而可利用资源比较 丰富。 丰富。 语言的基础上， 提供了一种扩展C++类库 在C++语言的基础上，SystemC提供了一种扩展 语言的基础上 提供了一种扩展 类库 进行硬件建模的方法和途径，不需要增加C++语言新的语法结构， 语言新的语法结构， 进行硬件建模的方法和途径，不需要增加 语言新的语法结构 它既是一个C++类库又是一种设计方法，可以有效地创建软件精 类库又是一种设计方法， 它既是一个 类库又是一种设计方法 确算法和硬件结构模型，以及SoC与系统设计的接口，可以在系 与系统设计的接口， 确算法和硬件结构模型，以及 与系统设计的接口 统级、行为描述级和RTL级支持系统和硬件建模。同时，允许设 级支持系统和硬件建模。 统级、行为描述级和 级支持系统和硬件建模 同时， 计者继续使用所熟悉的C++语言及开发工具。 语言及开发工具。 计者继续使用所熟悉的 语言及开发工具
SoC设计方法与实现 第12章 后端设计 课件PPT
门控时钟的方法：在模块不需要工作时，将时钟关掉
信号完整性
信号完整性随着深亚微米制程在不断进步而成为SoC 设计首要考虑的问题之一
互连线上的耦合电容、电阻增大 电流密度更高、电压更低
信号完整性是指一个信号能对电路产生正确的响应
信号具有特定电压下所要求水平
信号完整性问题主要表现为串扰、压降和电迁移
串扰
串扰：Crosstalk 信号线之间存在耦合电容
存在于同一层间及不同层间
信号线与衬底之间存在耦合电容 串扰
延迟：两条信号线同时翻转会导致信号比预先的变快或变慢 噪声：一条信号线的翻转会给相邻的线路中注入电压针刺型干扰
串扰引起的延迟和噪声主导信号完整性
对电路的时序和功能有极为重要的影响
压降
压降：IR drop 电源网络上瞬间的电流的抽取造成基本单元上的电压下降
短路或开路
信号完整性的检查和修正
芯片制造厂与EDA公司合作开发检查规则
对串扰的消除的方法
定义高速信号、模拟信号 通常是增加两条金属线的距离（Spacing） 加隔离线（Shielding） 综合阶段，减少非关键路径上的驱动尺寸
对于压降和电迁移消除的方法
对版图进行动态功耗、静态功耗分析 修改版图的布局，改进电源及高速信号线宽度
时钟树综合流程
使用EDA工具自动生成时钟树
缓冲器的插入
根据寄存器的位置和数量，决定插入缓冲器的 层数、驱动力的大小和位置
时钟线的布线
时钟线的优先级高于一般信号线，所以先布时钟线
From placement Set clock constraints
Perform clock tree synthesis
通过在布局密度较低的区域插入一些冗余金属块， 使其表面平坦，提高芯片良率。
信号完整性
信号完整性随着深亚微米制程在不断进步而成为SoC 设计首要考虑的问题之一
互连线上的耦合电容、电阻增大 电流密度更高、电压更低
信号完整性是指一个信号能对电路产生正确的响应
信号具有特定电压下所要求水平
信号完整性问题主要表现为串扰、压降和电迁移
串扰
串扰：Crosstalk 信号线之间存在耦合电容
存在于同一层间及不同层间
信号线与衬底之间存在耦合电容 串扰
延迟：两条信号线同时翻转会导致信号比预先的变快或变慢 噪声：一条信号线的翻转会给相邻的线路中注入电压针刺型干扰
串扰引起的延迟和噪声主导信号完整性
对电路的时序和功能有极为重要的影响
压降
压降：IR drop 电源网络上瞬间的电流的抽取造成基本单元上的电压下降
短路或开路
信号完整性的检查和修正
芯片制造厂与EDA公司合作开发检查规则
对串扰的消除的方法
定义高速信号、模拟信号 通常是增加两条金属线的距离（Spacing） 加隔离线（Shielding） 综合阶段，减少非关键路径上的驱动尺寸
对于压降和电迁移消除的方法
对版图进行动态功耗、静态功耗分析 修改版图的布局，改进电源及高速信号线宽度
时钟树综合流程
使用EDA工具自动生成时钟树
缓冲器的插入
根据寄存器的位置和数量，决定插入缓冲器的 层数、驱动力的大小和位置
时钟线的布线
时钟线的优先级高于一般信号线，所以先布时钟线
From placement Set clock constraints
Perform clock tree synthesis
通过在布局密度较低的区域插入一些冗余金属块， 使其表面平坦，提高芯片良率。
soc工艺课件 ch3外延
P25
3.2.3外延速率的影响因素
反应剂浓度对生长速率的影响
很低浓度→A：质量传递到达衬 底表面的SiCl4增多，外延速率提 高； A →B：再增大SiCl4浓度，生长 速率提高，受衬底表面排列速度 限制，生长的是多晶硅； B →D：再增大SiCl4浓度，生长 速率反而降低， SiCl4的H2还原时 可逆的； D →： SiCl4浓度增大到0.28时， 只存在Si的腐蚀； 采用SiCl4源，通常控制在低浓度 区，生长速率大约为1um/min；
P23
3.2.3外延速率的影响因素
温度对生长速率的影响:
质量传递 控制 实际外延 选此区
表面反应 控制
-1
P24
3.2.3外延速率的影响因素
硅源对生长速率的影响：
含氯的Si-Cl-H体系：SiCl4、SiHCl3 、SiH2Cl2 ； 无氯的Si-H体系：SiH4(硅烷)、Si2H6(二硅烷)； 硅源不同，外延温度不同，由高到低排序的硅源为 ：SiCl4（1170 ℃ ）>SiHCl3>SiH2Cl2>SiH4 （900 ℃ ） ；而外延生长速率正相反。
cg c0 dc J g Dg Dg dy
cg，c0分别为主气流区和衬底表面浓度；Dg为扩散系数。 沿气流方向Cg下降，Jg减小，外延层厚度不均匀。 基座表面做成斜坡状，和气流方向呈一定角度，α角一般厚 度在3~10°，气流速度增大，边界厚度变薄，解决外延层 生长的不均匀性。
基座表面边界层示意图
P19
3.2.2外延原理
边界层指基座表面垂直于气流方向上，气流速度、反应剂 浓度、温度受到扰动的薄气体层。边界层厚度δ与主气流速 度v成反比。 外延层的气相质量传递以扩散方式进行， SiH4从主气流区 扩散穿越边界层到达硅衬底表面。单位时间内到达衬底单 位面积的SiH4从分子数目为
soc芯片ppt课件
外设接口设计
外设接口类型
选择合适的外设接口类型，如SPI、I2C、 UART等。
外设中断处理
实现外设中断的快速响应和处理。
外设驱动程序开发
编写外设驱动程序，实现外设与处理器核的 通信和控制。
外设时钟管理
对外设接口进行时钟管理，确保外设正常工 作。
03
CHAPTER
SOC芯片开发流程
需求分析
01
总结词
智能语音助手芯片是SOC芯片在智能语 音识别领域的应用，它能够实现高效、 准确的语音识别和语音合成，为智能语 音助手提供强大的技术支持。
VS
详细描述
智能语音助手芯片集成了高性能的语音信 号处理算法和人工智能技术，能够快速、 准确地识别用户的语音指令，并自动完成 相应的任务。它广泛应用于智能家居、智 能车载、智能客服等领域，为用户提供便 捷、高效的人机交互体验。
SOC芯片在通信领域中主要用于高速数据传输和处理，如路由器、交换机等设备中；在计算机领域中主要用于高 性能计算和数据中心等；在消费电子领域中主要用于智能手机、平板电脑等便携式设备中；在汽车电子领域中主 要用于车载娱乐系统、安全控制系统等。
SOC芯片的发展历程
总结词
SOC芯片的发展历程经历了从简单到复杂、从单一到多元的演变。
详细描述
SOC芯片是一种系统级芯片，它将多个功能模块集成在一个芯片上，实现了高 度的集成度和性能。相比传统的集成电路芯片，SOC芯片具有更低的功耗、更 高的性能和更小的体积，因此被广泛应用于各种领域。
SOC芯片的应用领域
总结词
SOC芯片在通信、计算机、消费电子、汽车电子等领域有着广泛的应用。
详细描述
多核协同工作
智能休眠与唤醒
第五讲 SOC系统的结构设计
组可以度量的，并在设计过程中可以观察到的具体指标。 通常系统的时间特性估计以时延为标准。 对系统成本的估计则落实到系统的复杂度上，在SOC设计中又多
以等效门数和所占芯片面积为标准。
14
精选2021版课件
SOC的软硬件协同设计
性能评估
时间性能估计：
在高层次综合中，速度指标被转变成总的控制步数量和控制步的 步长。考虑到控制步的概念可以等同于时钟，故认为每个控制步 的步长是相等的。
第五讲SOC系统的结构设计(3)
1
精选2021版课件
SOC的软硬件协同设计
SOC的软硬件协同设计过程： 为了进行合理的系统设计，恰当地分配系统硬件和软件所承担的
任务，在软件和硬件实现之前，对系统所实现的功能进行折中， 以便产生一个最佳的软件、硬件分解方案来满足系统速度、面积、 存储容量、功耗、实时性等一系列技术指标要求； 在流片投产之前，对包含软件、硬件的嵌入式系统统所实现的功 能进行全面验证，以确保SOC所实现的功能与最初的设计要求相 一致。
Cnet = Cl + Cs = Kl.S + Kt.Nt
精选2021版课件
7
精选2021版课件
SOC的软硬件协同设计
性能分析
性能分析是SOC设计早期阶段中必不可少的环节。 性能分析应当解决硬件引擎模型的建立和软件行为的分析。
8
精选2021版课件
SOC的软硬件协同设计
性能分析
性能分析是SOC设计早期阶段中必不可少的环节，包括：
（1）系统性能分析 （2）体系结构性能分析 （3）CPU性能分析 （4）软／硬件的划分
经验证明，500个寄存器以下仍可以考虑4门/寄存器的单位复杂 度；达到1000个寄存器时，则需考虑（6～8）门／寄存器的单 位复杂度；达到2000个寄存器时，则需考虑(12～16)门/寄存器 的单位复杂度。
以等效门数和所占芯片面积为标准。
14
精选2021版课件
SOC的软硬件协同设计
性能评估
时间性能估计：
在高层次综合中，速度指标被转变成总的控制步数量和控制步的 步长。考虑到控制步的概念可以等同于时钟，故认为每个控制步 的步长是相等的。
第五讲SOC系统的结构设计(3)
1
精选2021版课件
SOC的软硬件协同设计
SOC的软硬件协同设计过程： 为了进行合理的系统设计，恰当地分配系统硬件和软件所承担的
任务，在软件和硬件实现之前，对系统所实现的功能进行折中， 以便产生一个最佳的软件、硬件分解方案来满足系统速度、面积、 存储容量、功耗、实时性等一系列技术指标要求； 在流片投产之前，对包含软件、硬件的嵌入式系统统所实现的功 能进行全面验证，以确保SOC所实现的功能与最初的设计要求相 一致。
Cnet = Cl + Cs = Kl.S + Kt.Nt
精选2021版课件
7
精选2021版课件
SOC的软硬件协同设计
性能分析
性能分析是SOC设计早期阶段中必不可少的环节。 性能分析应当解决硬件引擎模型的建立和软件行为的分析。
8
精选2021版课件
SOC的软硬件协同设计
性能分析
性能分析是SOC设计早期阶段中必不可少的环节，包括：
（1）系统性能分析 （2）体系结构性能分析 （3）CPU性能分析 （4）软／硬件的划分
经验证明，500个寄存器以下仍可以考虑4门/寄存器的单位复杂 度；达到1000个寄存器时，则需考虑（6～8）门／寄存器的单 位复杂度；达到2000个寄存器时，则需考虑(12～16)门/寄存器 的单位复杂度。
《SoC设计》PPT课件
output
rd_en_s2f;
wire
rd_en_s2f;
reg
rd_en_s2f1, rd_en_s2f2, rd_en_s2f3
always @ (posedge clk_fst or negedge reset_b)
if (!reset_b)
{rd_en_s2f3,rd_en_s2f2,rd_en_s2f1} <= 3'b111;
同步电路的定义
• 同步电路，即电路中的所有受时钟控制的单元，如
触发器（Flip Flop）或寄存器（Register）， 全部由一个统一的全局时钟控制
同步电路的时序收敛
触发器的建立时间和保持时间
同步电路设计的优点
• 在同步设计中，EDA工具可以保证电路系统的时序
收敛，有效避免了电路设计中竞争冒险现象
default:
rd_en_s2f <= 1'b0;
endcase
慢时钟同步快时钟域下的异步控制信号
慢时钟同步快时钟信号示意图
解决办法——握手机制实现方法一
解决办法——握手机制实现方法一
module adapt_gen (
aclk,
//快时钟
reset_b,
//系统复位信号
adat,
//原始控制信号
• 由于触发器只有在时钟边缘才改变取值，很大限度
地减少了整个电路受毛刺和噪声影响的可能
同步电路设计的缺点
• 时钟偏斜（Clock Skew） • 时钟树综合，需要加入大量的延迟单元，使得电路
的面积和功耗大大增加
• 时钟抖动（Clock Jitter）
时钟偏斜
内容大纲
• 同步电路设计 • 全异步电路设计 • 异步信号与同步电路交互的问题及其解决方法 • SoC设计中的时钟规划策略
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• SOC设计方法学包含的第一个内容
软硬件协同设计方法：在SOC设计当中，
设计者必须面对一个新的挑战，那就是他不仅 要面对复杂的逻辑设计，而且要考虑软件，特 别是那些可以改变芯片功能的外部应用软件的 设计。如何在软件和硬件设计中取得平衡，获 得最优的设计结果是我们要认真探讨的课题。
Part ２ How to ……Pat 1 Introduction
Logic Transistors/Chip(K) Transistors/Staff-Month
100000400．Productivity Gap100000000
1000000
10000000
100000
1000000
Chi1p000C0 a5gp8rao%cw/Yitthry.rCaatoenmdpleDxietysigner Product1i0v0i0t0y0
• 芯片规模呈指数增长 • 设计复杂性呈指数增长
• 设计领域中挑战与机会并存
Part 1 Introduction
3．设计复杂性呈双指数倍增长
• C1: complexity due to exponential increase of chip capacity ---- More devices ---- More power ---- Heterogeneous integration
软硬件划分 形式验证技术 综合技术
Part ２ How to …… ２．Step by Step
• SOC设计方法学正是围绕SOC的上述内容展开 的新一轮理论研究。这一理论根植于过去几十 年计算机辅助设计、计算机辅助工程和电子设 计自动化理论的土壤之中，将借鉴已有的理论 并在其基础上创新。
Part ２ How to ……
1000
10000
100
10 rate 1
1982
21%/Yr. Productivity growth
1000 100
1990
2000
10 2010
Part 1 Introduction ５．系统集成芯片的内涵及外延
特性：实现复杂系统功能的超大规模集成电
路；采用超深亚微米工艺技术；使用一个或数 个嵌入式CPU或数字信号处理器；具有外部对 芯片进行编程的功能；主要采用第三方的IP核 进行设计。
全球专用集成电路年销售额 （单位：十亿美元）
P1a6rt 1 Introduction
14
12 10
６．IP模块的应用
8
6
4
2
0
1994 1995 1996 1997 1998 1999 2000
含有IP核 的专用集 成电路
不含IP核 的专用集 成电路
Part 2 How to ……
Part ２ How to …… 1．Ｈeadlines
SoC设计方法
Part 1 Introduction
Part 1 Introduction 1．片上系统(SoC)的优点
高性能 低功耗 体积小 重量轻 成本低
Part 1 Introduction 2．SOC对EDA技术的挑战
• SOC可集成： processors, embedded memories, programmable logic, and various application-specific circuit components designed by multiple teams for multiple projects.
• SOC设计方法学包含的第二个内容
IP核的设计和使用：IP核的使用绝不等同
于集成电路设计中的单元库的使用，它所涉及 的内容几乎覆盖了集成电路设计中的所有经典 课题，包括测试、验证、模拟、低功耗等等。 IP核的生成也绝非是简单的设计抽取和整理， 它所涉及的设计思路、时序要求、性能要求等 均需要重新审视我们已经熟知的设计方法。
• 软/硬件协同设计（Software/Hardware Co-Design）
• 具有知识产权的内核（Intellectual Property Core， 简称IP 核）及其复用（Reuse）
• 超深亚微米（Very Deep Sub-Micron，简称VDSM） 技术
设计重 用技术
系统集成 芯片技术
• 第三，单个芯片要处理的信息量和信息复杂度 要求芯片必须具备强大的数据处理能力，嵌入 式CPU或数字信号处理器的使用将是SOC的一 个重要标志。
• 第四，既然采用了嵌入式的CPU、微处理器或 数字信号处理器芯片就具备了编程能力。
• 最后，采用第三方的IP核是SOC设计的必然。 高度复杂的系统功能核愈来愈高的产品进入市 场的时间要求不允许芯片设计者一切从零开始， 必须借鉴和使用已经成熟的设计为自己的产品 开发服务。
• C2: complexity due to exponential decrease of feature size ---- Interconnect delay ---- Coupling noise ---- EMI(Electro Magnetic Interference)
• Design Complexity C1 x C2
这样的定义决定了SOC的设计必须采用与现在 的集成电路设计十分不同的方法。
• 首先，一个SOC必须是实现复杂功能的超大规 模集成电路，它的规模决定了芯片设计不仅需 要设计者具备集成电路的知识，更要具备系统 的知识，也要对芯片的应用有透彻的了解。
• 其次，深亚微米工艺提出的诸多挑战至今尚未 的到彻底解决，互连延迟主导系统性能的问题 随着工艺技术的不断进步将变得越来越突出。 在人们彻底实现面向逻辑的设计方法向面向互 连的设计方法的转变之前，这个问题将一直存 在并长期困扰整个集成电路设计业。
Part ２ How to ……
• SOC设计方法学包含的第三个内容
软硬件协同 设计技术
纳米级电路 设计技术
基于 IP 的系统设计技术 多 IP 系统的验证与测试技术 IP 设计技术 接口综合技术 软硬件协同设计与验证技术 基于硬件的软件结构生成 面向软件的多处理单元硬件 结构设计
时延驱动逻辑设计技术 时序综合技术 低压低功耗设计技术
面向设计重用 的设计技术 容错设计 可靠性设计 可测性设计
软硬件协同设计方法：在SOC设计当中，
设计者必须面对一个新的挑战，那就是他不仅 要面对复杂的逻辑设计，而且要考虑软件，特 别是那些可以改变芯片功能的外部应用软件的 设计。如何在软件和硬件设计中取得平衡，获 得最优的设计结果是我们要认真探讨的课题。
Part ２ How to ……Pat 1 Introduction
Logic Transistors/Chip(K) Transistors/Staff-Month
100000400．Productivity Gap100000000
1000000
10000000
100000
1000000
Chi1p000C0 a5gp8rao%cw/Yitthry.rCaatoenmdpleDxietysigner Product1i0v0i0t0y0
• 芯片规模呈指数增长 • 设计复杂性呈指数增长
• 设计领域中挑战与机会并存
Part 1 Introduction
3．设计复杂性呈双指数倍增长
• C1: complexity due to exponential increase of chip capacity ---- More devices ---- More power ---- Heterogeneous integration
软硬件划分 形式验证技术 综合技术
Part ２ How to …… ２．Step by Step
• SOC设计方法学正是围绕SOC的上述内容展开 的新一轮理论研究。这一理论根植于过去几十 年计算机辅助设计、计算机辅助工程和电子设 计自动化理论的土壤之中，将借鉴已有的理论 并在其基础上创新。
Part ２ How to ……
1000
10000
100
10 rate 1
1982
21%/Yr. Productivity growth
1000 100
1990
2000
10 2010
Part 1 Introduction ５．系统集成芯片的内涵及外延
特性：实现复杂系统功能的超大规模集成电
路；采用超深亚微米工艺技术；使用一个或数 个嵌入式CPU或数字信号处理器；具有外部对 芯片进行编程的功能；主要采用第三方的IP核 进行设计。
全球专用集成电路年销售额 （单位：十亿美元）
P1a6rt 1 Introduction
14
12 10
６．IP模块的应用
8
6
4
2
0
1994 1995 1996 1997 1998 1999 2000
含有IP核 的专用集 成电路
不含IP核 的专用集 成电路
Part 2 How to ……
Part ２ How to …… 1．Ｈeadlines
SoC设计方法
Part 1 Introduction
Part 1 Introduction 1．片上系统(SoC)的优点
高性能 低功耗 体积小 重量轻 成本低
Part 1 Introduction 2．SOC对EDA技术的挑战
• SOC可集成： processors, embedded memories, programmable logic, and various application-specific circuit components designed by multiple teams for multiple projects.
• SOC设计方法学包含的第二个内容
IP核的设计和使用：IP核的使用绝不等同
于集成电路设计中的单元库的使用，它所涉及 的内容几乎覆盖了集成电路设计中的所有经典 课题，包括测试、验证、模拟、低功耗等等。 IP核的生成也绝非是简单的设计抽取和整理， 它所涉及的设计思路、时序要求、性能要求等 均需要重新审视我们已经熟知的设计方法。
• 软/硬件协同设计（Software/Hardware Co-Design）
• 具有知识产权的内核（Intellectual Property Core， 简称IP 核）及其复用（Reuse）
• 超深亚微米（Very Deep Sub-Micron，简称VDSM） 技术
设计重 用技术
系统集成 芯片技术
• 第三，单个芯片要处理的信息量和信息复杂度 要求芯片必须具备强大的数据处理能力，嵌入 式CPU或数字信号处理器的使用将是SOC的一 个重要标志。
• 第四，既然采用了嵌入式的CPU、微处理器或 数字信号处理器芯片就具备了编程能力。
• 最后，采用第三方的IP核是SOC设计的必然。 高度复杂的系统功能核愈来愈高的产品进入市 场的时间要求不允许芯片设计者一切从零开始， 必须借鉴和使用已经成熟的设计为自己的产品 开发服务。
• C2: complexity due to exponential decrease of feature size ---- Interconnect delay ---- Coupling noise ---- EMI(Electro Magnetic Interference)
• Design Complexity C1 x C2
这样的定义决定了SOC的设计必须采用与现在 的集成电路设计十分不同的方法。
• 首先，一个SOC必须是实现复杂功能的超大规 模集成电路，它的规模决定了芯片设计不仅需 要设计者具备集成电路的知识，更要具备系统 的知识，也要对芯片的应用有透彻的了解。
• 其次，深亚微米工艺提出的诸多挑战至今尚未 的到彻底解决，互连延迟主导系统性能的问题 随着工艺技术的不断进步将变得越来越突出。 在人们彻底实现面向逻辑的设计方法向面向互 连的设计方法的转变之前，这个问题将一直存 在并长期困扰整个集成电路设计业。
Part ２ How to ……
• SOC设计方法学包含的第三个内容
软硬件协同 设计技术
纳米级电路 设计技术
基于 IP 的系统设计技术 多 IP 系统的验证与测试技术 IP 设计技术 接口综合技术 软硬件协同设计与验证技术 基于硬件的软件结构生成 面向软件的多处理单元硬件 结构设计
时延驱动逻辑设计技术 时序综合技术 低压低功耗设计技术
面向设计重用 的设计技术 容错设计 可靠性设计 可测性设计