利用与非门或异或门构成全加器
实验五全加器的设计及应用
实验五全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表；（2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表0 0 00 1 01 0 0 1 1 0 1 02 0 1 0 0 0图5-1 半加器框图由真值表写逻辑表达式：画出逻辑图，如图5-2所示：（a）逻辑图（b）逻辑符号图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：（被加数）、（加数）、（低位向本位的进位）；2个输出端：（和数）、（向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表半加器全加器0 0 00 1 01 0 0 1 1 0 1 02 0 1 0 0 10 0 10 1 11 0 1 1 1 1 1 0 1 11 12 1从表5-2中看出，全加器中包含着半加器，当时，不考虑低位来的进位，就是半加器。
而在全加器中是个变量，其值可为0或1。
与非门和异或门构成的半加器、全加器的工作原理
与非门和异或门构成的半加器、全加器的工作原理一、半加器的工作原理半加器是数字电路中常见的逻辑电路，用于将两个输入位进行加法运算，得到一个和位和一个进位位。
半加器是由两个逻辑门组成的，分别是异或门和与门。
异或门用于求和位，而与门用于求进位位。
1. 异或门的作用异或门也叫做互斥或门，它的主要作用是将两个输入按位进行异或运算，得到一个输出。
异或门的逻辑符号为^，其真值表如下：| A | B | A^B ||---|---|-----|| 0 | 0 | 0 || 0 | 1 | 1 || 1 | 0 | 1 || 1 | 1 | 0 |由真值表可以看出，异或门的输出为1的条件是两个输入不同，即为异或运算的性质。
2. 与门的作用与门的功能是将两个输入按位进行与运算，得到一个输出。
与门的逻辑符号为&，其真值表如下：| A | B | A&B ||---|---|-----|| 0 | 0 | 0 || 0 | 1 | 0 || 1 | 0 | 0 || 1 | 1 | 1 |从与门的真值表可以看出，只有当两个输入都为1时，与门的输出才为1。
3. 半加器的组成半加器由一个异或门和一个与门组成，其电路图如下：```A-----------\\B-----------[XOR]----S/C-----------/O```A和B分别是两个输入位，[XOR]代表异或门，S是和位的输出，C是进位位的输出。
半加器的工作原理是：将输入A和B分别作为异或门的两个输入，得到和位S的输出；然后将输入A和B分别作为与门的两个输入，得到进位位C的输出。
二、全加器的工作原理全加器是在半加器的基础上进一步发展而来的，用于将三个输入位进行加法运算，得到一个和位和一个进位位。
全加器由两个半加器和一个或门组成，在实际的数字电路中，通常使用两个半加器和一个或门联接在一起构成全加器。
1. 两个半加器的作用两个半加器用于分别处理两个低位和两个高位的加法运算，其工作原理和半加器相似，只是需要考虑进位的传递。
数字逻辑复习题
数字逻辑复习题⼭东理⼯⼤学成⼈⾼等教育数字逻辑复习题⼀、分析下图所⽰组合逻辑电路的功能。
要求写出逻辑函数表达式，列出真值表，最后分析功能。
⼆、⽤异或门和与⾮门设计⼀个全加器。
（要求：列出真值表，写出表达式，最后画出逻辑电路图）三、⽤3-8线译码器74138和适当的与⾮门实现逻辑函数C AB C A C B A F +=),,(1。
四、分析下图所⽰的同步时序逻辑电路的功能。
写出输出函数和激励函数表达式、次态真值表、状态图，最后分析出电路的逻辑功。
y 2CPXy 1五、⽤卡诺图化简法求出下列逻辑函数的最简与－或表达式。
C B ACD C A B A D C B A F +++=),,,(六、分析下图所⽰组合逻辑电路的功能。
A BCS七、⽤多路4选1选择器MUX 实现4变量逻辑函数∑=)13,10,9,8,7,3,2,0(),,,(m D C B A F的功能，选⽤变量C 和D 作为选择控制变量，画出电路图。
F⼋、把下列不同进制数写成按权展开形式。
(1) (4517.239)10 (3) (325.744)8 (2) (10110.0101)2 (4) (785.4AF)16九、写出下列各数的原码、反码和补码。
(1) 0.1011 (2) –10110⼗、图⽰电路均为TTL 门，各电路在实现给定的逻辑关系时是否有错误，如有错误请改错。
BF AB=F A B=+A B （2）F AB=A B （3）⼗⼀、由集成四位⼆进制同步步计数器74161和8选1数据选择器74LS151组成的电路如图所⽰。
试按要求回答：（15分）CPF（1）74161组成⼏进制计数器电路；（2）画出计数状态转换图；（3）写出输出Y 的序列信号的⼀个周期；⼭东理⼯⼤学成⼈⾼等教育数字逻辑复习题答案⼀．分析下图所⽰组合逻辑电路的功能⽤代数法对输出函数F 的表达式化简如下：C A B A F ⊕+⊕=功能评述：由真值表可知，该电路仅当A,B,C 取值同时为0或同为1时输出F 的值为0，其他情况下输出F 为1。
数字逻辑实验报告 【个人完成版】
全加器真值表
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
用与非门和异或门实现全加器的电路图：
Bi
Ci-1
Ai
【实验数据记录及结果分析】
1)经测试，发现所有发光二极管发光时都是高电平，低电平时不发光。
2）对于本实验步骤2：
当X或Y等于1时，发光二极管与脉冲同步闪烁；
0
0
0
1
显然：
对于M
A0B0\A1B1
00
01
11
10
00
0
1
1
1
01
0
0
1
1
11
0
0
0
0
10
0
0
1
0
所以
思考：如果在此基础上增加一个主裁判，构成四人判决电路，应该如何设计？即，只有当三个副裁判中多数赞成且主裁判也赞成时有效。做出其真值表并设计组合电路。
设计：
在原有的三位表决器基础上增加一个输入，与原表决器的输出做与运算，即可实现四人判决功能。
实验地点：A2-402实验时间：2013.6.22/28
实验室名称：国家级计算机实验示范中心
实验
及组合逻辑电路实验
【实验名称】基本门电路的功能和特性及组合逻辑电路实验
【实验学时】4学时
数字电路实验报告
数字电路实验目录实验一组合逻辑电路分析 (1)实验二组合逻辑实验（一） (5)实验三组合逻辑实验（三） (9)实验四触发器和计数器 (16)实验五数字电路综合实验 (20)实验六555集成定时器 (22)实验七数字秒表 (25)实验一组合逻辑电路分析一、参考元件1、74LS00（四2输入与非门）2、74LS20（双4输入与非门）二、实验内容1、组合逻辑电路分析A B C DX15 V图1.1 组合逻辑电路分析电路图说明：ABCD按逻辑开关“1”表示高电平，“0”表示低电平；逻辑指示灯：灯亮表示“1”，灯不亮表示“0”。
实验表格记录如下：表1.1 实验分析：由实验逻辑电路图可知：输出X1=AB CD •=AB+CD ，同样，由真值表也能推出此方程，说明此逻辑电路具有与或功能。
2、密码锁问题：密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开；否则，报警信号为“1”，则接通警铃。
试分析下图中密码锁的密码ABCD 是什么？X1X25 VABCD图1.2 密码锁电路分析实验真值表记录如下：表1.2 实验分析：由真值表（表1.2）可知：当ABCD 为1001时，灯X1亮，灯X2灭；其他情况下，灯X1灭，灯X2亮。
由此可见，该密码锁的密码ABCD 为1001.因而，可以得到：X1=ABCD ，X2=1X 。
实验二 组合逻辑实验（一）半加器和全加器 一、实验目的熟悉用门电路设计组合电路的原理和方法步骤。
二、预习内容1、复习用门电路设计组合逻辑电路的原理和方法步骤。
2、复习二进制数的运算①用“与非”门设计半加器的逻辑图 ②完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图 ③完成用“异或”门设计三变量判奇电路的原理图 三、参考元件1、74LS283（集成超前4位进位加法器）2、74LS00（四2输入与非门）3、74LS51（双与或非门）4、74LS136（四2输入异或门） 四、实验内容1、用与非门组成半加器 由理论课知识可知：i S =i i A B ⊕=i i i i AB A B +=i i i i i i A B A A B B ••• i C =i i A B =i i A B根据上式，设计如下电路图：AiBi SiCi图2.1与非门设计半加器电路图得到如下实验结果：表2.1 半加器实验结果记录表格2、用异或门、与或非门、与非门组成全加器 由理论课知识可知：i S =1i i i A B C -⊕⊕ i C =1()i i i i i A B A B C -+⊕根据上式，设计如下电路：Ai BiCi-1SiCi图2.2 用异或门、与或非门、与非门设计的全加器表2.2 3、用异或门设计3变量判奇电路，要求变量中1的个数为奇数时，输出为1，否则为0. 根据题目要求可知：输出L=ABC ABC ABC ABC A B C +++=⊕⊕ 则可以设计出如下电路：74LS136NA B CL图2.3 用异或门设计的3变量判奇电路根据上图，可以得到如下实验数据表格：表2.3 4、用“74LS283”全加器逻辑功能测试U174LS283NS U M _410S U M _313S U M _14S U M _21C 49B 411A 412B 315A 314B 22A 23B 16A 15C 07图2.4 元件74LS283利用74LS283进行如下表格中的测试：表2.4 “74LS283实验三 组合逻辑实验（三）数据选择器和译码器的应用 一、实验目的熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法。
数电实验报告
《数字电路与逻辑设计》课程实验报告系（院）：计算机与信息学院专业：班级：姓名：学号：指导教师：学年学期: 2018 ~ 2019 学年第一学期实验一基本逻辑门逻辑以及加法器实验一、实验目的1．掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2．熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验所用器件和仪表1.二输入四与非门74LS00 1片2.二输入四或非门74LS28 1片3.二输入四异或门74LS86 1片三、实验内容1．测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2．测试二输入四或非门74LS28一个或非门的输入和输出之间的逻辑关系。
3．测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
4．掌握全加器的实现方法。
用与非门74LS00和异或门74LS86设计一个全加器。
四、实验提示1．将被测器件插入实验台上的14芯插座中。
2．将器件的引脚7与实验台的“地（GND）”连接，将器件的引脚14与实验台的+5V 连接。
3．用实验台的电平开关输出作为被测器件的输入。
拨动开关，则改变器件的输入电平。
4．将被测器件的输出引脚与实验台上的电平指示灯连接。
指示灯亮表示输出电平为1，指示灯灭表示输出电平为0。
五、实验接线图及实验结果74LS00中包含4个二与非门，74LS28中包含4个二或非门，74LS86中包含4个异或门，下面各画出测试第一个逻辑门逻辑关系的接线图及测试结果。
测试其他逻辑门时的接线图与之类似。
测试时各器件的引脚7接地，引脚14接+5V。
图中的K1、K2是电平开关输出，LED0是电平指示灯。
1．测试74LS00逻辑关系接线图及测试结果（每个芯片的电源和地端要连接）图1.1 测试74LS00逻辑关系接线图表1.1 74LS00真值表输 入输 出 引脚1引脚2 引脚3 L L HL H H HL H HHL2. 测试74LS28逻辑关系接线图及测试结果i.ii.iii. 图1.2 测试74LS28逻辑关系接线图表1.2 74LS28真值表i. 输 入 ii. 输 出 iii. 引脚2 iv. 引脚3v. 引脚1 vi. L vii. L viii. H ix. L x. H xi. L xii. Hxiii. L xiv. L xv. H xvi. Hxvii. L3．测试74LS86逻辑关系接线图及测试结果图1.3 测试74LS86逻辑关系接线图表1.3 74LS68真值表输 入输 出 引脚1引脚2 引脚3 L L L L H H H L H HHL4. 使用74LS00和74LS86设计全加器（输入来源于开关K2、K1和K0，输出送到LED 灯LED1和LED0 上，观察在不同的输入时LED 灯的亮灭情况）。
全加器数电实验报告
全加器数电实验报告1. 引言这篇实验报告旨在介绍全加器的设计和实现过程。
全加器是数字电路中的基本组成部分，用于将两个二进制数相加并产生和与进位输出。
本实验将通过逻辑门电路来实现全加器的功能。
2. 实验目的本实验的主要目的是理解全加器的原理和设计方法。
通过实际操作和观察，加深对数字电路和逻辑门的理解，并学习使用数字电路设计工具进行模拟和验证。
3. 实验材料和设备•数字电路实验板•连接线•逻辑门芯片：与门、或门、异或门、与非门4. 实验步骤4.1 搭建基本电路首先，我们需要使用与门、或门、异或门和与非门来搭建一个全加器电路。
根据全加器的逻辑功能，我们可以通过以下步骤来搭建电路：1.将两个输入数相加的结果与进位输入相连接的异或门。
2.将两个输入数相加的结果与进位输入相连接的与门。
3.将两个输入数相加的结果与进位输入相连接的或门。
4.将两个输入数相加的结果与进位输入相连接的与非门。
4.2 进行模拟验证我们可以使用数字电路设计工具进行模拟验证。
将输入数和进位输入设置为不同的二进制值，并观察和记录输出结果。
4.3 实际搭建电路在实验板上搭建全加器电路，连接逻辑门芯片和输入输出端口，并确保电路连接正确。
4.4 进行实验验证将输入数和进位输入设置为不同的二进制值，并观察和记录输出结果。
5. 结果与分析根据实验结果，我们可以验证全加器的正确性。
当输入为0和0，并且进位输入为0时，输出的和为0，进位输出为0；当输入为0和1，或者输入为1和0，并且进位输入为0时，输出的和为1，进位输出为0；当输入为1和1，并且进位输入为0时，输出的和为0，进位输出为1；当输入为0和0，并且进位输入为1时，输出的和为1，进位输出为0；当输入为0和1，或者输入为1和0，并且进位输入为1时，输出的和为0，进位输出为1；当输入为1和1，并且进位输入为1时，输出的和为1，进位输出为1。
6. 总结与心得通过这个实验，我们深入了解了全加器的原理和设计方法。
数字逻辑与电路实验
一、实验目的 1、掌握全加器的功能及测试方法； 2、熟悉全加器的应用。 二、实验原理和内容 两个多位二进制数相加时．除了最低位以外，每一位 都应该考虑来自低位的进位。将两个对应位的加数和 来自低位的进位3个数相加，这种运算称为全加，所用 的电路称为全加器。即每一位全加器有3个输入端：Ai （被加数）、Bi（加数）、Ci-1（低位向本位的进 位），2个输出端：Si（和）和Ci+1（向高位的进位）。 根据二进制加法运算规则可列出全加器真值表，如表 3-1所示。
实验二
用译码器实现组合逻辑函数F（A，B，C） 把3—8译码器74LS138地址输入端（A2、 A1、A0）作为逻辑函数的输入变量（A、 B、C），译码器的每个输出端Yi 都与某 一个最小项mi 相对应，加上适当的门电 路，就可以利用二进制译码器实现组合 逻辑函数。
实验二
三、实验仪器、设备和器件 1、数字逻辑电路实验箱 一台 2、集成电路74LS00、74LS04、74LS138 一只。
四、实验要求
要求学生自己复习有关译码器的原理， 查阅有关二进制译码器实现组合逻辑函 数的方法；根据实验任务，画出所需的 实验线路及记录表格。
五、实验内容
译码器逻辑功能测试
1、按图2-1 接线。
图2-1 译码器逻辑功能测试
表2-1
2、根据表2-1，利用开关设置S1、S2、 S3、及A2、A1、A0 的状态，借助指示灯 观测Q0～Q7 的状态，记入表2-1中。 Φ －任意状态 3、用3—8线译码器设计一个电路，主裁 判同意情况下，三名副裁判多数同意成 实验前按实验箱使用说明先检查电源是否 正常。然后选择实验用的集成电路，按实验电 路图接好连线，特别注意Vcc及地线不能接错。 线接好后经实验指导教师检查无误方可通电实 验； 2、实验中改动接线须断开电源，接好线再通 电继续进行实验。 3、CMOS电路的使用特点：应先加入电源电压， 再接入输入信号；断电时则相反，应先测输入 信号，再断电源电压。另外，CMOS电路的多余 输入端不得悬空。
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利用与非门设计全加器以及异或门
1.利用与非门设计半加器
2.利用与非门设计全加器
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3.0s 3.5s
4.0s
AN
BN CN-1 SNALL Cnall
3.利用与非门设计异或门
试分析图19-1-2所示电路的逻辑功能。
我们先不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。
a.写出输出逻辑表达式
该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下
b.列出真值表
半加器的真值表见表19-2。
表中两个输入是加数A 0和B 0，输出有一个是和S 0，另一个是进位C 0。
c.给出逻辑说明
半加器是实现两个一位二进制码相加的电路，因此只能用于两个二进制码最低位的相加。
因为高位二进制码相加时，有可能出现低位的进位，因此两个加数相加时还要计算低位的进位，需要比半加器多进行一次相加运算。
能计算低位进位的两个一位二进制码的相加电路，即为全加器。
具体见图19-1-3。
10110111+10010
S 0
C 10C 0B 0A 00+0
01+1
10+1
11+0
0S 0S 0S 0
S
(a) 半加运算 (b) 全加运算
图19-1-3 半加和全加的运算规则
半加器和全加器的逻辑符号图见图19-1-4。
有两个输入端的是半加器，有
三个输入端的是全加器，Σ代表相加。
A B i i
(a) 半加器 (b) 全加器 图19-1-4 半加器和全加器的逻辑符号
4.异或门的构成
异或门是一种十分有用的逻辑门，它实际上就是半加器的求和电路。
前面
已经提到异或逻辑关系式为
B A B A B A Y ⊕=+=
对于图19-1-5(a)，输出逻辑表达式是
AB B AB A Y ⋅=
实际上它可以变换为
AB B AB A Y ⋅=
AB B AB A +=
()(B A B B A A +++=
B A B A += B A ⊕=
B
A Y
(a) 异或门逻辑图 (b) 异或门符号
图19-1-5 异或门逻辑图及符号
异或门的逻辑符号见图19-1-5(b)，异或门的真值表十分简单，当A=B 时，即A=B =0时，或A=B =1时，Y =0；当A ≠B 时，即A=0、B =1时，或A=1、B =0时，Y =1。
异或门逻辑符号中的=1，表明输入变量中有一个“1”时，输出为“1”。
而或门中的特征符号是≥1，表示输入变量中有一个“1”或一个以上“1”时，输出即为“1”。
请注意，每一个异或门只有二个输入变量，而异或运算可以对多个输入变量进行，多个变量异或运算的规律读者可以自行总结。