数字锁相环设计

引言锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。

尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。

锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。

随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。

锁相环技术在众多领域得到了广泛的应用。

如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。

传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。

随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。

因此，对全数字锁相环的研究和应用得到了越来越多的关注。

传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。

对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。

这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip )的设计带来一定困难。

另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。

这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。

由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。

不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。

由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。

所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中扮演着重要角色。

近年来，随着VLSI技术的发展，随着大规模、超高速集成电路的飞速发展，数字系统的集成度和逻辑速度越来越高，这使得数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。

数字锁相环路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。

随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。

在基于FPGA勺通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。

锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。

20世纪50 年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。

但是基本都是以模拟锁相环为基础。

60年代初随着数字通信系统的发展，出现数字锁相环其应用相当广泛，例如为相干解调提取参考载波、建立位同步等。

具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。

在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。

数字锁相环也以其独特的优点在很多方面取代了模拟锁相环。

数字锁相环具有以下优点：广泛采用逻辑门电路，触发电路和其它数字电路，因而受干扰影响的可能性小；可靠性高便于集成化和小型化，避免了模拟锁相环的一些固有缺点。

锁相环路所以获得日益广泛的应用是因为它具有如下几个重要特性：♦跟踪特性。

在环路锁定状态下，一旦输入频率发生变化，压控振荡器立即响应这个变化，迅速跟踪输入频率，最终使输入与输出同步。

这种环路可用于锁相接收机。

♦滤波特性。

通过环路滤波器的作用，锁相环路具有窄带滤波特性，能够将混进输入信号中的噪声和杂散干扰滤除。

而且通带可以做的很窄，性能远远优于任何Lc、RC石英晶体、陶瓷滤波器。

♦锁定状态无剩余频差存在。

正是由于锁相环的这一理想频率控制特性，使它在自动频率控制、频率合成技术等方面获得广泛的应用。

♦易于集成化。

组成环路的基本部件都易于采用模拟集成电路实现。

环路实现数字化之后，更易于采用数字集成电路。

集成锁相环的体积不断减小，成本不断降低，而可靠性却不断增强，用途也越来越多。

因此,研究能够嵌入系统芯片内的全数字锁相环，提高其环路的工作性能，具有十分重要的意义。

1锁相环概述我们所说的PLL，其实就是锁相环路，简称为锁相环。

锁相环路是一种反馈控制电路。

许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制）锁相环。

1.1模拟锁相环的基本结构及工作原理1.1.1模拟锁相环的基本结构锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL=模拟锁相环通常由鉴相器（PD、环路滤波器（LF）和压控振荡器（VCO三部分组成，锁相环组成的原理框图如图所示。

图1.1锁相环结构框图锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成Ud（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压Uc（t），对振荡器输出信号的频率实施控制。

1.1.2模拟锁相环的工作原理锁相环其作用是使得电路上的时钟和某一外部时钟的相位同步。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板共享同一个采样时钟。

因此，所有各自的本地时基的相位都是同步的，从而采样时钟也是同步的。

因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

当压控振荡器的频率由于某种原因而发生变化时，必然引起相位的变化，该相位变化在鉴相器中与参考晶体的稳定相位相比较，使鉴相器输出一个与相位误差信号成比例的误差电压Ud,经过低通滤波器，取出其中缓慢变动数值，将压控振荡器的输出频率拉回到稳定的值上来，从而实现了相位负反馈控制。

锁相环的工作原理：a.压控振荡器的输出经过采集并分频；b.和基准信号同时输入鉴相器；c.鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压；d.控制VCO使它的频率改变；e.这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。

锁相环可以用来实现输出和输入两个信号之间的相位同步。

当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。

这时，压控振荡器VCO按其固有频率fv 进行自由振荡。

当有频率为fR的参考信号输入时，Ur和Uv同时加到鉴相器进行鉴相。

如果fr和fv相差不大，鉴相器对Ur和Uv进行鉴相的结果，输出一个与Ur 和Uv的相位差成正比的误差电压Ud,再经过环路滤波器滤去Ud中的高频成分，输出一个控制电压Uc, Uc将使压控振荡器的频率fv （和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv=fr，环路锁定。

环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。

这时我们就称环路已被锁定。

环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。

锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。

1.2全数字锁相环基本结构及工作原理1.2.1全数字锁相环的基本结构随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。

数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

所谓数字PLL,就是指应用于数字系统的PLL,也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。

数字锁相环的优点是电路最简单有效，可采用没有压控的晶振，降低了成本，提高了晶振的稳定性。

但缺点是和模拟锁相环一样，一旦失去基准频率，输出频率立刻跳回振荡器本身的频率；另外还有一个缺点，就是当进行频率调整的时候，输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。

随着大规模、超高速的数字集成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。

由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。

锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环（简称PLL）。

全数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。

其中可逆计数器及N分频器的时钟由外部晶振提供。

不用VCO可大大减轻温度及电源电压变化对环路的影响。

同时，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。

一阶全数字锁相环的基本结构如图所示。

主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。

K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。

这里fc是环路中心频率，一般情况下M和N都是2的整数幕。

本设计中两个时钟使用相同的系统时钟信号。

图1.2数字锁相环基本结构1.2.2全数字锁相环的工作原理当环路失锁时，异或门鉴相器比较输入信号（fin）和输出信号（fout）之间的相位差异，并产生K变模可逆计数器的计数方向控制信号（dnup）；K变模可逆计数器根据计数方向控制信号（dnup）调整计数值，dnup为高进行减计数，并当计数值到达0时，输出借位脉冲信号（borrow）;为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号（carryo）；脉冲加减电路则根据进位脉冲信号（carryo）和借位脉冲信号（borrow）在电路输出信号（idout）中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出se为一占空比50%勺方波，而K变模可逆计数器则周期性地产生进位脉冲输出carryo和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加入和扣除半个脉冲。