大学毕业设计fpga论文题目
毕业设计论文--基于FPGA的交通灯设计
摘要交通信号指示灯是城市中交通指挥疏导中不可缺少的智能工具。
以前用到的大多数交通灯的控制系统都是采用单片机或者PLC进行设计开发的。
本文将采用VHDL硬件描述语言来论述各模块代码，并在Quartus II开发环境下进行编译，在硬件板子上进行调试和演示。
在计算机上运行成功并生产生成顶层文件后下载在FPGA器件EP2C5T144开发板子上进行验证。
通过调试结果显示，本文的设计完全可以满足现在交通指挥的需求，包括时间提示显示、相关状态控制和主、支干道的红、黄、绿灯交替显示功能。
本文在交通灯控制的基础上，对硬件描述语言以及其设计流程做了简单介绍。
EDA工具是一种十分重要的VHDL语言开发工具，它是一款能够对设计过程中任何一个环节或者阶段进行计算机模拟的强大工具，因而，该工具能够确保准确的设计，减少设计周期，大大降低成本。
基于FPGA的交通灯控制器具有较高的可靠性、擦写迅速、高效的运算能力、故障少、设计简单、质量轻以及体积不大等优势。
本次设计将采用EP2C5T144最小系统开发板，因为它的体积不大，可以轻松嵌入到外围电路中，完全可以快速进行逻辑判断，数据计算以及系统运算等。
本文采用QuartusII软件进行开发，运用自顶向下的新型设计方法。
关键词：自动、逻辑、交通灯、EDA、FPGAAbstractTraffic light controller plays a very important role in the regulation of urban traffic. The traditional traffic light controller is based on single-chip microcomputer or PLC. This paper introduces a scheme based on FPGA technology and II Quartus development platform to realize the intersection traffic light controller. Using VHDL hardware description language description of the module program, and in the II Quartus environment to compile, simulate, generate the top level files downloaded in the FPGA device EPF10K10LC84 FLEX for verification. The verification results show that the basic design to achieve the control of traffic light controller, including the countdown time display function and main function, the special state control, a road of red, yellow, and green light display function alternately, indicating that the design scheme is correct. In this paper, the design process of the traffic light controller, and briefly introduces the hardware description bright prospect in the digital system design of VHDL language structure model and process design, VHDL design advantages and the language and an important position.EDA tools for electronic design personnel is extremely important, it can in each stage of electronic design, the level of computer simulation and verification, to ensure the design accuracy and can shorten the design cycle and reduce design cost. Can realize the automatic control of traffic lights crossroads traffic lights. Based on the FPGA design of traffic lights system has high reliability, real-time flash, high operation speed, the failure rate is low, the circuit is simple, and the volume is small. This design uses Altera cycloneii series ep2c5t144 chip as the core of the minimum system, it can easily embed into the actual traffic lights application system, can realize the function of the simple logic control, data acquisition, signal processing and mathematical computing; using QuartusII software as a development platform; using top-down design Keywords: automatic, logic, traffic lights, EDA, FPGA目录摘要 (I)Abstract (II)目录 (III)前言 (1)1 绪论 (2)1.1论文研究背景及意义 (2)1.2 FPGA开发的历史及简介 (3)1.3 EP2C5T144最小系统介绍 (4)1.4 本文研究的主要内容 (5)2 硬件设计 (7)2.1硬件开发环境介绍 (7)2.2硬件开发环境平台搭建 (7)2.3原理图设计 (12)3 软件设计 (16)3.1软件开发平台介绍 (16)3.2软件开发平台搭建 (17)3.3程序设计 (18)3.3.1 程序设计分析 (18)3.3.2 程序设计中需要注意的问题 (19)4 实物模型展示 (23)4.1 实物模型介绍 (23)4.2 实物模型演示方法 (24)4.2 仿真说明 (24)总结 (26)参考文献......................................................... 错误！未定义书签。
大学毕业论文 基于FPGA的数字钟设计
大学毕业论文基于FPGA的数字钟设计————————————————————————————————作者：————————————————————————————————日期：2大学毕业论文基于FPGA的数字钟设计（VHDL语言实现）摘要本设计为一个多功能的数字钟，具有年、月、日、时、分、秒计数显示功能，以24小时循环计数；具有校对功能以及整点报时功能。
本设计采用EDA技术,以硬件描述语言VHDL为系统逻辑描述手段设计文件，在MaxplusII工具软件环境下，采用自顶向下的设计方法,由各个基本模块共同构建了一个基于FPGA的数字钟。
系统主芯片采用EP1K100QC208—3，由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成年、月、日和时、分、秒的分别显示,由按键输入进行数字钟的校时、清零、启停功能。
关键词数字钟;硬件描述语言；VHDL;FPGA；键盘接口AbstractThe design for a multi-functional digital clock, with a year，month, day，hours, minutes and seconds count display to a 24—hour cycle count; have proof functions and the whole point timekeeping function。
The use of EDA design technology，hardware-description language VHDL description logic means for the system design documents，in MaxplusII tools environment，a top—down design，by the various modules together build a FPGA-based digital clock.The main system chips used EP1K100QC208—3，make up of the clock module，control module，time module，data decoding module，display and broadcast module。
电子信息工程技术毕业设计--基于FPGA的数字信号处理系统设计
电子信息工程技术毕业设计--基于FPGA的数字信号处理系统设计电子信息工程技术毕业设计通常需要涵盖电子信息工程领域的多个方面，包括电子线路设计、数字信号处理、通信原理、电磁场与电磁波、嵌入式系统等。
题目：基于FPGA的数字信号处理系统设计一、研究背景与意义数字信号处理是电子信息工程技术领域的重要分支，广泛应用于通信、音频、图像处理等领域。
随着科技的不断发展，数字信号处理系统的性能和速度要求越来越高。
FPGA（现场可编程门阵列）作为一种可编程逻辑器件，具有高性能、灵活性好、开发周期短等优点，适用于数字信号处理系统的设计。
二、研究内容与方法1.研究内容（1）FPGA芯片选型及编程语言研究：选择合适的FPGA芯片型号，学习并掌握FPGA的硬件描述语言（如VHDL或Verilog）编程。
（2）数字信号处理算法研究：研究并实现常见的数字信号处理算法，如FIR滤波器、FFT变换等。
（3）系统硬件设计：设计数字信号处理系统的硬件架构，包括FPGA、AD/DA转换器、存储器等器件的连接与配置。
（4）系统软件设计：编写数字信号处理系统的软件程序，实现算法的处理和控制功能。
（5）系统性能测试与分析：对设计的数字信号处理系统进行性能测试和结果分析，验证系统的正确性和性能指标。
2.研究方法（1）文献综述：通过查阅相关文献和资料，了解FPGA在数字信号处理系统中的应用和发展现状。
（2）理论分析：对数字信号处理算法和FPGA的硬件编程进行理论分析和研究。
（3）实验验证：搭建实验平台，对设计的数字信号处理系统进行实验验证和性能测试。
（4）结果分析：对实验结果进行分析和讨论，优化和改进系统的性能和设计。
三、预期成果与展望通过本次毕业设计，预期能够实现以下成果：1.掌握FPGA的硬件描述语言编程和数字信号处理算法的理论知识。
2.设计并实现一个基于FPGA的数字信号处理系统，提高系统的性能和速度。
3.通过实验验证和性能测试，优化和改进系统的性能和设计，提高系统的稳定性和可靠性。
基于fpga毕业设计
基于fpga毕业设计
基于FPGA（现场可编程门阵列）的毕业设计是一种通过使用FPGA芯片来实现特定功能的项目。
在毕业设计中，FPGA可
以用于开发和运行各种硬件电路和数字信号处理算法。
以下是一些可能的基于FPGA的毕业设计主题：
1. 数字信号处理器：使用FPGA开发一个高性能的数字信号
处理器，用于实现音频、图像或视频处理算法。
2. 高性能数据采集系统：设计和实现一个基于FPGA的高性
能数据采集系统，用于实时采集和处理大量传感器数据。
3. 实时图像处理算法：使用FPGA开发实时图像处理算法，
比如边缘检测、目标跟踪或图像增强。
4. 数字通信系统：设计和实现一个基于FPGA的数字通信系统，用于实时传输和处理数字信号。
5. 深度学习加速器：开发一个专用的深度学习加速器，利用FPGA的并行计算能力实现快速的神经网络推理。
6. 嵌入式系统设计：使用FPGA设计和实现一个嵌入式系统，可用于控制和监控特定的硬件设备或系统。
7. 高级计算机视觉系统：设计和实现一个高级计算机视觉系统，用于实时检测和识别复杂的视觉模式。
这些只是一些可能的毕业设计主题，实际的项目选择应根据个人兴趣、技术能力和导师建议进行。
在选定主题后，需要进行详细的设计和实现，在毕业设计中充分利用FPGA的可编程功能和高性能计算能力。
基于FPGA的设计题目
基于FPGA的设计题目1.花样彩灯控制器的设计设计要求:假设输入脉冲为3MHz，控制16只LED发光二极管每隔1s或2s 显示一种花样。
要求显示的花样如下:闪烁2次从LED（0）移位点亮到LED（15）一次全部点亮一次从LED（15）开始逐个熄灭至LED（0）1次闪烁2次。
如果按下清零键时，16只LED均熄灭一次，然后再重新按规律显示。
如果没有按下快/慢选择控制键时，16只LED 发光二极管是以每隔1s进行花样显示，否则按下快/慢键选择控制键时，16只LED发光二极管是以每隔2s进行花样显示。
2.利用FPGA实现一个简单的DDS正弦波发生器（DDS：数字显示示波器）可分解为三个部分来设计：时钟产生模块；地址产生模块；ROM 查找表模块。
实现思路：①首先，由外部晶振引入40MHz的时钟到FPGA内部，进入时钟产生模块，对时钟进行处理并3倍频程后，得到一个稳定精确的120MHz的系统时钟；②然后，地址产生模块在系统时钟的激励下，将频率控制字与累加寄存器输出的数据进行累加，然后把累加的结果作为地址输出给ROM查找表地址；③最后，ROM查找表模块在每个系统时钟的上升沿，按照地址来读取ROM 查找表中的相应的波形采样点数据并输出，该数就是最终的DDS信号。
3.多功能信号发生器的设计设计要求：设计一个多功能信号发生器，能够以稳定的频率产生锯齿波、增减锯齿波、三角波、阶梯波、正弦波和方波等六种信号。
系统有3个波形选择开关和一个复位开关，通过波形选择开关可以选择以上各种不同种类的输出波形；按下复位开关时，系统将复位。
设计实现：由于FPGA只能直接输出数字信号，而多功能信号发生器输出的各种波形均为模拟信号，因此设计信号发生器时，需将FPGA输出的信号通过D/A转换电路将数字信号转换成模拟信号。
多功能信号发生器可由信号产生电路、波形选择电路和D/A转换电路构成。
如下图所示:时钟信号波形输出信号产生电波形选择电路D/A转换电路选择信号4.数字跑表的设计设计要求:设计一个数字跑表，该跑表具有复位、暂停、秒表计时等功能。
毕业设计73北京化工大学基于FPGA的数字调制器的实现
诚信声明本人声明：我所呈交的本科毕业设计论文是本人在导师指导下进行的研究工作及取得的研究成果。
尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果。
与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。
本人完全意识到本声明的法律结果由本人承担。
申请学位论文与资料若有不实之处，本人承担一切相关责任。
本人签名：日期：年月日毕业设计(论文)任务书设计(论文)题目：基于FPGA的数字调制器的实现学院：信息学院专业：电子信息科学与技术班级：学生：指导教师：专业负责人：1．设计(论文)的主要任务及目标(1) 查阅资料，掌握数字调制器原理及实现方法(2) 完成基于FPGA的数字调制器硬件电路设计(3) 完成各功能模块FPGA编程(4) 完成软件仿真、硬件设计和软硬件调试(5) 完成毕业论文的编写。
2．设计(论文)的基本要求和内容(1) 查阅有关数字调制原理的中外文献，学习相关知识(2) 学习FPGA基本设计原理及简单功能模块的实现方法(3) 结合数字调制原理，进行基于FPGA的数字调制器硬件电路设计。
(4) 利用VHDL语言对各功能模块编程，并完成软件仿真。
(5) 完成FPGA芯片外围电路的设计(6) 进行硬件调试与系统调试(7) 利用Protel完成原理图和PCB图的绘制。
(8) 对多种数字调制系统的性能进行比较分析(9) 编写毕业论文3．主要参考文献[1]潘松，黄继业．EDA技术实用教程[M]．第二版．北京：科学出版社，2005．[2]郭梯云，邬国扬，李建东．移动通信[M]．修订版．西安：西安电子科技大学出版社，2000．[3]苏小妹．软件无线电系统的研究及其FPGA实现[D]．湖南：湖南大学，2005．[4]阳晰．高速数字调制解调[D]．成都：电子科技大学，2005．[5]韦维，毕存强，吴兴洁．浅谈移动通信系统数字调制技术[J]．无线电技术与信息，2005(10)：66-69．[6]ALFREDO LINZ, ALAN HENDRICKSON．Efficient Implementation of an I-QGMSK Modulator[J]．IEEE TRANSACTION ON CIRCUITS AND SYSTEMS, 1996,43(1)：14-23．[7]ABHIJIT PATAIT．Efficient GMSK Modulator Targets GSMDesign[EB/OL].(2006-03-22)./CommsDesign - Efficient GMSK Modulator Targets GSM Designs.htm．[8]ALTERA CORPORATION. Cyclone Device Handbook[Z]. 2003．摘要本文实现了基于FPGA技术的多种数字调制器。
基于FPGA的全数字锁相环设计(毕业设计)
基于FPGA的全数字锁相环设计(毕业设计)基于FPGA的全数字锁相环设计中文题目英文题目 The design of DPLL based on FPGA系别:年级专业:姓名:学号:指导教师:职称:2012 年 5 月 15 日毕业设计(论文)诚信声明书本人郑重声明:在毕业设计(论文)工作中严格遵守学校有关规定，恪守学术规范;我所提交的毕业设计(论文)是本人在指导教师的指导下独立研究、撰写的成果，设计(论文)中所引用他人的文字、研究成果，均已在设计(论文)中加以说明;在本人的毕业设计(论文)中未剽窃、抄袭他人的学术观点、思想和成果，未篡改实验数据。
本设计(论文)和资料若有不实之处，本人愿承担一切相关责任。
学生签名:年月日基于FPGA的全数字锁相环设计【摘要】本设计是设计一种二阶全数字锁相环，使用比例—积分算法代替传统锁相环路系统中的环路滤波，并使用相位累加器实现数控振荡器的功能。
在实际工程中所应用的锁相环无论其功能和结构有何差别，其基本结构应该都由三个基本部件(鉴相器、环路滤波器和压/数控振荡器)构成。
本设计的主要任务就是沿用此基本结构，在具体实现上采用了全新的控制和实现方法来设计这三大模块。
该锁相环由FPGA实现，采用Quartua II和Modelsim SE作为软件开发环境，其灵活性、速度优化和资源控制都能够更好的体现。
设计调试好此系统后，需进行后期的锁相环数据分析，记录分析的数据主要包括:分析锁相环系统的稳定性;分析系统的跟踪误差;通过调节比例和积分系数以调节系统稳定性和锁相速度，做好分析图表。
【关键词】全数字锁相环(ADPLL)，比例积分，FPGA ，环路滤波The design of DPLL based on FPGAAbstract:The design is to design a second-order digital phase locked loop, using theproportional - integral algorithm instead of the traditional PLL loop filter and digitally controlled oscillator function of the phase accumulator. In practical engineering application of phase-locked loop, regardless of theirfunction and structure of the difference between the basic structure should consistsof three basic components(phase detector, loop filter and voltage / numerically controlled oscillator) .The main task of this design is to adopt the basicstructure of the concrete realization of a new control and methods to design these three modules.The phase-locked loop implemented by the FPGA, used Quartua II and Modelsim SE as a software development environment,its flexibility, speed optimization and control of resources to better reflect. Design and debug this system, the need for late phase-locked loop data analysis .Recording and analyzing data including :Analysis of phase-locked loopsystem stability; analysis of the tracking error; to adjust the system stability and phase-locked speed by adjusting the proportionaland integral coefficients, good analysis chart.Key Words:ADPLL，Proportional integral，FPGA，Loop filter.目录第一章绪论 ..................................................................... ...................................... 7 1.1 课题背景及意义 ..................................................................... .................. 7 1.2 国内外相关研究状况 ..................................................................... ........... 8 1.3 FPGA技术与Verilog HDL语言简介.. (8)第二章软件方案选择论证.................................................................................... 9 2.1 鉴相器(DPD)程序设计实现方案 (10)2.2 环路滤波器(DLF)的程序设计的实现方案 (10)2.3 数字振荡器(DCO)的程序设计的实现方案 (11)2.4 FPGA程序设计实现方案 ..................................................................... ... 11 2.5 软件设计系统时钟的选择 ..................................................................... .. 11第三章锁相环系统介绍 ..................................................................... ................ 12 3.1 锁相环系统的分类及性质 ......................................................................123.1.1 模拟锁相环 ..................................................................... .. (12)3.1.2 数字锁相环 ..................................................................... .. (12)3.2 锁相环的性质 ..................................................................... .. (13)3.2.1 带宽 ..................................................................... .. (13)3.2.2 线性 ..................................................................... .......................... 13 3.3 锁相环的工作原理与结构 ......................................................................133.3.1 鉴相器(PD).................................................................... .. (14).................................................................... ... 15 3.3.2 环路滤波器(LF)3.3.3 压控振荡器(DCO) .................................................................. .. 153.3.4 环路相位模型 ..................................................................... .. (16)3.3.5 环路的动态方程 ..................................................................... . (17)第四章锁相环系统的软件设计及仿真 .............................................................. 18 4.1 系统软件设计要求 ..................................................................... ........... 18 4.2 数字鉴相器(DPD)的软件设计及仿真 (18)4.3 数字环路滤波器(DLF)的软件设计与仿真 (20)4.4 数控振荡器(DCO)的软件设计与仿真 (21)4.5 锁相环系统软件设计中遇到的问题及解决方法 (24)第五章锁相环系统的硬件环境及调试 (25)5.1 锁相环系统的硬件环境:Altera DE2开发板的介绍 (25)5.2 锁相环系统的载入DE2开发析调试 (25)5.3 锁相环系统硬件调试所遇到的问题及解决方法 (25)第六章锁相环系统相关参数的分析确定及数据的测试分析 (27)6.1 锁相环系统相关参数的分析确定 (27)6.1.1 锁相环系统比例参数PG、积分参数IG的确定 (27)6.1.2 锁相环系统比例和积分计数限幅参数、控制参数N限幅参数的确定 ................................................................. (27)6.3 数字锁相环系统数据的测试分析 (28)6.3.1 锁相环系统的稳定性分析 (28)6.3.2 锁相环系统跟踪误差的分析 (32)6.3.3 调节比例积分系数来分析系统的稳定性和锁相速度 ..................34总结 ..................................................................... (38)致谢 ..................................................................... (39)参考文献 ..................................................................... . (40)第一章绪论1.1 课题背景及意义锁相环路(PLL)是一个能使输出锁相信号频率跟踪输入被锁信号频率的闭环控制系统。
毕业设计(论文)-基于fpga的电路设置[管理资料]
![毕业设计(论文)-基于fpga的电路设置[管理资料]](https://img.taocdn.com/s3/m/e964cc9527d3240c8547ef07.png)
摘要FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
目前以硬件描述语言（Verilog 或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA 上进行测试，是现代IC 设计验证的技术主流。
这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。
在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。
系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，一个出厂后的成品FPGA的逻辑块的连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。
本文设计的实验板目的就是验证所设计的电路的逻辑功能。
实验板以EP1C6Q240C8为主，配以存储器、数据配置、复位、实时时钟、I/O口分配、扩展接口、独立按键及LED、液晶显示、数码管显示、蜂鸣器和电源等功能电路。
而其中的独立按键及LED、液晶显示、数码管显示、蜂鸣器就是验证时的直接展现。
关键字：FPGA,硬件原理图，测验ABSTRACTFPGA（Field－Programmable Gate Array），It is based on the further development of the product of PAL、GAL、CPLD etc.. It is in the field of application-specific integrated circuit （ASIC）for a half customize the circuit, it solves the shortage, and custom circuit overcomes original programmable gate device limited number of faults. Now completed the above circuit design by the Hardware description language, can pass by the simple integrated and layout, rapid replication to test on FPGA, it is the mainstream of modern IC design verification. These can edit component can be used to achieve some basic logic gate(such as AND、OR、XOR、NOT ) or, more complex combination of some functions such as decoder or mathematical equations. In most of the FPGA, these can edit component also includes memory devices such as flip-flop or other more complete memory block. According to the system designer, through the FPGA links can edit the internal logic pieces together. One of the products of the factory, logical block of FPGA can be changed according to the designer, so the FPGA can complete the required logic functions.The purpose of this experimental plate is to verify that the logic function of circuit. The primary device is EP1C6Q240C8 on this experimental plate, use with the circuit of memory, Data configuration, reset, real-time clock, I/O port, expand interface, independent buttons and LED, LCD display, digital display, buzzers and power etc.. And that the independent buttons and LED, LCD display, digital display show directly of the checkoutKey Words: FPGA, Hardware diagram, quiz目录第1章绪论 (1)设计背景 (1)设计目的和意义 (2)论文的结构安排 (2)第2章 FPGA开发板原理图分析 (3)FPGA电路 (4)存储电路 (6)Flash存储器 (6)SRSM存储器 (7)SDRAM存储器 (8)配置电路 (9)复位电路 (11)时钟电路 (12)FPGA I/O口分配电路 (13)扩展接口电路 (13)外扩I/O口PACK2 (18)外设PACK接口电路 (18)FPGA扩展接口电路 (19)验证功能电路 (17)按键及LED电路 (17)蜂鸣器电路 (18)七段数码管显示电路 (18)液晶显示电路 (19)实时时钟电路 (19)电源电路 (24)系统电源电路 (24)FPGA电源电路 (25)第3章实验板的测验 (28)读取按键信号 (28)第4章结论 (27)参考文献 (28)致谢 (29)第1章绪论设计背景半导体技术一直遵循著名的摩尔定律持续地发展，回顾半导体的发展历史，当一种技术具有可编程特性时，它就会处于支配的地位。
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窗体顶端
/1名称
1
基于VHDL语言的数字钟系统设计
2
基于FPGA的交通灯控制
3
采用可编程器件（FPGA/CPLD）设计数字钟
4
数字锁相环法位同步信号
5
基于FPGA的码速调整电路的建模与设计
6
误码检测仪ASIC芯片的建模与设计
7
基于VHDL或Verilog的USB接口模块的建模与设计
良
10
基于FPGA的数字频率计
中
11
FPGA实现的准同步复接器
优
12
FFSK调制、解调器的VHDL建模与设计
优
13
基于FPGA误码检测电路的设计
良
14
基于FPGA实现的纠错编码
优
15
基于FGPA的数字滤波器的实现
中
窗体底端
窗体底端
17
基于FPGA的2DPSK调制与解调
18
采用可编程逻辑器件（FPGA/CPLD）设计模拟信号检测电
窗体底端
Fpga
Cpld
窗体顶端
序号
论文名称
成绩
1
基于VHDL语言的数字钟系统设计
良
2
基于FPGA的交通灯控制
良
3
采用可编程器件（FPGA/CPLD)设计交通灯控制电路
良
4
基于VHDL建模实现FSK的调制与解调
中
5
数字锁相环法位同步信号
良
6
用VHDL实现抢答器设计
良
7
基于单片机和CPLD接收GPS信号的显示系统
中
8
基于单片机和CPLD实现的GPS信号显示器
优
9
采用可编程逻辑器件（FPGA/CPLD）设计模拟信号检测电
中
窗体底端
vhdl
窗体顶端
基于VJDL语言在FIR滤波器设计中的应用
及格
2
基于VHDL语言的数字钟系统设计
良
3
采用可编程器件（FPGA/CPLD)设计交通灯控制电路
良
4
采用可编程器件（FPGA/CPLD）设计数字钟
良
5
基于VHDL建模实现FSK的调制与解调
中
6
数字锁相环法位同步信号
良
7
基于FPGA的码速调整电路的建模与设计
良
8
基于VHDL或Verilog的USB接口模块的建模与设计
良
9
用VHDL实现抢答器设计
8
基于Verilog的MCU嵌入式内核的建模与设计
9
用VHDL实现抢答器设计
10
基于PC机串口FPGA配置
11
基于FPGA的DDS波形发生器
12
基于FPGA的数字频率计
13
FPGA实现的准同步复接器
14
FFSK调制、解调器的VHDL建模与设计
15
基于FPGA误码检测电路的设计
16
基于FGPA的数字滤波器的实现