基于EDA技术的流水线CPU创新设计
EDA流水灯论文(VHDL)
滨江学院课程论文（可编程器件原理与应用）题目基于VHDL语言的流水灯设计学生姓名王秋阳学号20082305047院系滨江学院专业电子与信息工程指导教师刘建成二零一零年十二月三十日一、任务：采用ALTERA 公司的EPM7128SLC84-10芯片,通过VHDL 语言设计一个流水灯电路。
流水灯样式必须大于3种，且可以通过按键调节显示样式；可以通过按键调节流水灯变化快慢；当前流水灯样式和变化速度能够通过数码管显示出来；（附加：具有按键声）二、设计框图（框图说明）1MHZ 周期信号经过2个100分频，得到100HZ ，再经过1个10分频得到10HZ 信号，传给速度控制模块，得到需要的速度周期信号，然后传给样式选择模块，样式选择模块直接输出彩灯样式；控制模块通过接受两个按键信号，同时控制速度控制模块和样式选择模块；译码扫描模块通过判断控制模块，扫描数码管显示当前彩灯样式和彩灯变化速度；按键信号通过延时模块输出按键发生信号。
速度按键 样式按键控制模块速度控制样式选择译码和扫描数码显示彩灯显示1000HZ 信号100HZ 信号蜂鸣器三、原理图（CPLD内部原理说明）从原理图中可以看到，一共有8种模块，D触发器的作用是对按钮进行消抖，除D触发器之外的7个模块功能及作用如下：f100和f10分别是100和10的分频器，speed模块的作用是对彩灯变化速度进行控制，而style_switch模块的作用是对彩灯样式进行调节。
Control 模块接收按键信号对样式和速度进行总的控制。
Show模块是对速度值和样式值进行译码并进行扫描数码管，将当前样式和速度状态显示出来。
Delay模块则是对按键声的延时。
四、各个模块设计（波形仿真）1.f100模块功能：100分频波形仿真：VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f100 is --100分频port(clk:in std_logic;sec:out std_logic);end entity f100;architecture getsec of f100 issignal secout : std_logic :='1';beginprocess(clk) isvariable count100: integer range 0 to 50;beginif clk'event and clk='1' thencount100:=count100+1;if count100=50 thensecout<=not secout;count100:=0;end if;end if;end process;sec<=secout;end architecture getsec;2.f10模块功能：10分频波形仿真：VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f10 is –-10分频port(clk:in std_logic;sec:out std_logic);end entity f10;architecture getsec of f10 issignal secout : std_logic :='1';beginprocess(clk) isvariable count10: integer range 0 to 5;beginif clk'event and clk='1' thencount10:=count10+1;if count10=5 thensecout<=not secout;count10:=0;end if;end if;end process;sec<=secout;end architecture getsec;3.speed模块功能：根据DATE输入端的数值大小，产生不同频率的周期信号，从而达到控制彩灯变化速率的目的。
基于RISC-V指令集的六级流水线CPU[发明专利]
![基于RISC-V指令集的六级流水线CPU[发明专利]](https://img.taocdn.com/s3/m/d1bf7b1766ec102de2bd960590c69ec3d4bbdb54.png)
专利名称：基于RISC-V指令集的六级流水线CPU 专利类型：发明专利
发明人：康明才,顾佳浩
申请号：CN202111267138.4
申请日：20211028
公开号：CN113986354A
公开日：
20220128
专利内容由知识产权出版社提供
摘要：本发明公开了一种基于RISC‑V指令集的六级流水线CPU，该CPU能够实现RV32I基本指令集、乘法指令、CSR读写指令，并设置中断寄存器可以暂停流水线；CPU的显著特点是有六级流水线结构，分别是IF级、FD级、CSG级、EXE级、MEM级、WB级，具有较高的主频；对流水线中的冒险问题都设计了相关电路解决；利用内部前推解决了数据冒险，利用暂停流水线的方法解决了load_use 冒险，利用静态预测的方法解决了控制冒险。
该CPU具有小面积、低功耗、多功能的特点，可以在物联网和嵌入式领域广泛的应用。
申请人：南京理工大学
地址：210094 江苏省南京市孝陵卫200号
国籍：CN
代理机构：南京理工大学专利中心
代理人：陈鹏
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基于流水线结构的DDS多功能信号发生器设计
基于流水线结构的DDS多功能信号发生器设计原华;单长虹;蒋小军【摘要】在应用FPGA进行DDS系统设计过程中,选择芯片的运行速度优化和资源利用优化常常是相互矛盾的,从发展趋势和运算要求看,系统速度指标的意义比面积指标更趋重要.基于此,介绍了一种流水线结构来优化传统的相位累加器,在QuartusⅡ开发环境下搭建系统模型、仿真及下载,并采用嵌入式逻辑分析仪分析和验证了实验结果.该系统可以完成多位频率控制字的累加,能够产生正弦波、方波和三角波,具有良好的实时性.%In the process of DDS system design by using FPGA, the chip selection for its speed optimization and resource utilization optimization is often contradictory. As for trends and operational requirements, the significance of system speed index is more important than the area index. In the light of this, a pipeline architecture is adopted to optimize the conventional phase accumulator. The system model was built, simulated and downloaded in quartus Ⅱ development environment. The experimental results were verified with an embedded logic analyzer. The results indicate that the system can complete the summation of frequency control word, produce sine, square and triangular waves, and has a good real-time performance.【期刊名称】《现代电子技术》【年(卷),期】2012(035)008【总页数】4页(P15-17,20)【关键词】流水线技术;超高速集成电路硬件描述语言;现场可编程门阵列;相位累加器【作者】原华;单长虹;蒋小军【作者单位】南华大学电气工程学院,湖南衡阳421000;南华大学电气工程学院,湖南衡阳421000;南华大学电气工程学院,湖南衡阳421000【正文语种】中文【中图分类】TN919-34随着现代电子技术的不断发展，在通信系统中往往需要在一定频率范围内提供一系列稳定和准确的频率信号，一般的振荡器已不能满足要求，这就需要频率合成技术。
关于EDA技术课程实验组织的研究
关于EDA技术课程实验组织的研究作者：方琼来源：《现代电子技术》2010年第06期摘要:在EDA课程实验组织中,这里一改传统的广播操式实验模式,取而代之的是让学生从头开始做一个实验专题“基于FPGA的流水线RISC_CPU实现”的研究。
自顶向下的设计方法和模块化的设计思想,使电子专业的学生较系统地掌握电子系统的设计技能。
通过一个实验专题项目,将电子电路、计算机硬件描述语言和EDA开发软件与仿真软件等知识综合起来,架构较宽的知识体系。
关键词:EDA技术;流水线;实验模式;架构中图分类号:G642.0文献标识码:A文章编号:1004-373X(2010)06-075-03Research of EDA Technique Course Experimental OrganizationFANG Qiong(Hangzhou Professional and Technical College,Hangzhou,310012,China)Abstract: In the EDA course experimental organization,the traditional broadcasting hold type experimental mode is unused,making the students from research of special subject experiment "Realization of FPGA Pipeline RISC_CPU" Means of top-down method and modular design make electronics professional students systematically control technical ability of electronics system.Through an experimental special subject item,electronic circuit,computer hardware description language and EDA development software with simulation software etc.The knowledge system is built.Keywords:EDA technology;pipeline;experimental mode;structure0 引言随着半导体技术和计算机技术的高速发展,现代电子系统的设计思路和方法发生着深刻的变化,电子系统设计的复杂程度也越来越高。
基于FPGA的CPU设计
基于FPGA的CPU设计FPGA（Field-Programmable Gate Array，现场可编程门阵列）是一种集成电路，可以重新配置其数字电路开关来执行不同的任务。
在FPGA 上设计CPU（中央处理器）可以提供灵活性和性能优势。
本文将介绍基于FPGA的CPU设计，并讨论其应用和优点。
基于FPGA的CPU设计的主要目标是实现一个可编程的、高性能的处理器。
设计一个CPU需要考虑多个因素，包括指令集架构、流水线设计、内存架构等。
在FPGA上设计CPU可以通过硬件定义语言（HDL）如VHDL 或Verilog来实现。
首先，需要确定CPU的指令集架构。
指令集架构定义了处理器所支持的指令和寻址模式。
常见的指令集架构有RISC（精简指令集计算机）和CISC（复杂指令集计算机）。
在设计基于FPGA的CPU时，通常选择RISC 架构，因为它有简单的指令集和流水线设计，适合在FPGA上实现。
接下来，需要设计CPU的流水线结构。
流水线是指将指令的执行过程划分为多个阶段，并行处理不同的指令。
常见的流水线阶段包括取指、译码、执行、存储和写回。
在FPGA上设计流水线需要考虑时钟频率、延迟和资源约束。
通过合理的流水线设计可以提高CPU的吞吐量和性能。
另一个重要的设计考虑因素是内存架构。
内存是CPU用来存储指令和数据的地方。
在FPGA上设计CPU时，可以使用各种类型的内存，包括寄存器、缓存和外部存储器。
选择合适的内存架构可以提高CPU的效率和性能。
此外，基于FPGA的CPU设计还可以提供高性能。
由于FPGA的并行计算能力，可以实现多个运算单元和流水线来同时执行指令，从而提高CPU的性能。
此外，FPGA上的CPU还可以与其他外部设备（如硬件加速器）集成，以提供更高的计算能力和灵活性。
基于FPGA的CPU设计在嵌入式系统、高性能计算和通信设备等多个领域具有广泛的应用。
在嵌入式系统中，FPGA上的CPU可以用于控制和处理实时数据，如机器人和工业自动化。
简述用eda技术设计电路的设计流程
EDA技术设计电路的设计流程EDA（Electronic Design Automation）是电子设计自动化的缩写，是一种利用计算机和软件工具来辅助电子电路设计的技术。
EDA技术的应用可以大大提高电路设计的效率和准确性。
本文将详细描述使用EDA技术进行电路设计的步骤和流程，以确保流程清晰且实用。
第一步：需求分析在进行任何一项工程之前，都需要明确需求。
在电路设计中也不例外。
在需求分析阶段，需要明确设计目标、功能要求、性能指标、输入输出要求等。
同时还需要考虑到实际应用环境、成本限制以及市场需求等因素。
第二步：原理设计原理设计是整个电路设计过程中最为关键的一步。
在原理设计阶段，需要根据需求分析的结果开始进行电路拓扑结构的选择和优化。
这包括选择合适的器件、元件、电源等，并确定它们之间的连接方式。
在这一阶段，可以使用EDA软件中提供的原理图绘制工具进行设计。
第三步：参数设定在进行参数设定之前，需要对所选器件和元件进行详细的调研和了解。
根据器件的数据手册，设定合适的参数。
这些参数包括电源电压、电流、频率范围、工作温度等。
还需要进行一些特殊参数的设定，如滤波器的截止频率、放大器的增益等。
第四步：电路仿真在进行实际电路设计之前，需要进行电路仿真。
通过仿真可以验证原理设计的正确性和稳定性，并对其性能进行评估。
常用的仿真工具有SPICE软件（如LTspice、Pspice）和EDA软件中提供的仿真模块。
第五步：PCB布局设计在完成原理设计和仿真之后，需要将电路转换为PCB（Printed Circuit Board）布局。
在这一阶段，需要根据原理图进行元件位置布置、走线规划以及地线和电源线的布局等。
同时还需要考虑到信号完整性、EMC（Electromagnetic Compatibility）和热管理等因素。
第六步：PCB布线设计在完成PCB布局之后，需要进行具体的PCB布线设计。
在这一阶段，需要根据信号传输特性、电磁干扰抑制等要求进行走线规划。
(完整)《EDA技术与应用》期末试卷
EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
P14A. 功能仿真B. 时序仿真C。
逻辑综合D。
配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___.P25A. 软IPB. 固IPC。
硬IP D。
全对4。
综合是EDA设计流程的关键步骤，在下面对综合的描述中,_____D____是错误的。
P15A。
综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。
C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的（即综合结果是唯一的）。
5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。
P42A. 可编程乘积项逻辑B. 查找表(LUT）C。
输入缓冲 D. 输出缓冲6。
VHDL语言是一种结构化设计语言;一个设计实体(电路模块）包括实体与结构体两部分，结构体描述_____B___.P274A. 器件外部特性B。
器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗(即面积优化）,以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化.P238A。
流水线设计B。
资源共享C。
逻辑优化 D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。
P134A. 立即完成B。
在进程的最后完成C。
按顺序完成 D. 都不对9。
不完整的IF语句，其综合结果可实现__A__。
《步步惊“芯”——软核处理器内部设计分析》【迷你书】
了 RISC。1979 年美国加州大学伯克利分校提出了 RISC 的概念，RISC 并不只是简单地减少
指令，更主要的目的是研究如何使计算机的结构更加简单合理以提高运算速度。其特点是指
令长度固定、指令格式种类少、寻址方式种类少、大量使用寄存器。由于在 RISC 中使用的指
令大多数是简单指令且都能在一个时钟周期内完成，因而处理器的频率得以大幅提升，同时
只限于 XILINX 芯片
MicroBlaze 的开源版本
Nios II/f
Nios II
32 Proprietary 6 1 有 有 可选
Nios II/s
Nios II
32 Proprietary 5 1 无 有 可选
Nios II/e
Nios II
32 Proprietary 无 6 无 无 可选
示。值得注意的是表 1.1 中所列出的软核处理器都是 RISC 处理器。RISC 是精简指令集计算
机（Reduced Instruction Set Computer），与之相对的是 CISC，即复杂指令集计算机（Complex
Instruction Set Computer）。在计算机的发展早期，人们使用汇编语言编程，偏好强大好用的
IP 核有 3 种：软核、固核和硬核。软核指的是在寄存器级或者门级对电路功能用 HDL （Hardware Description Language）进行描述，表现为 VHDL 或 Verilog HDL 代码。软核与生产工 艺无关，不涉及物理实现，为后续设计留有很大的空间，增大了 IP 的灵活性和适应性。用户可 以对软核的功能加以裁剪以符合特定的应用，也可以对软核的参数进行设置，包括总线宽度、 存储器容量、使能或禁止某些功能块等。固核是完成了综合的功能块，通常以网表的形式提交 给用户使用。硬核指的是以版图的形式实现的设计模块，它基于一定的设计工艺，不同的用户 可以根据自己的需要选用特定生产工艺下的硬核。软核使用灵活，但其可预测性差，延时不一 定能达到要求；硬核可靠性高，能确保性能，如速度、功耗等，可以很快投入使用。
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基于EDA技术的流水线CPU创新设计
基于EDA技术设计的一种五级流水线CPU，它将指令分解为取指令、指令译码、指令执行、访问存储器、数据写回五阶段流水处理。
首先进行结构设计，然后解决流水线CPU的各项相关问题，再进行各模块设计。
最后基于Cyclone Ⅲ系列FPGA硬件平台和QuartusⅡ工具开发平台，利用EP3C40Q240C8型FPGA 芯片进行设计与调试。
标签：EDA；流水线；CPU
引言
CPU是由基本的功能模块和与之相连的数据通路组成，对于CPU的设计，首先必须了解其结构的细节和功能模块的内容。
然后对各模块电路进行编辑设计、逻辑综合、时序仿真和硬件设计，最后组装完成整个硬件系统。
在这个过程中还包括指令系统的设计和软件程序调试等步骤。
在流水线CPU设计过程中重点解决结构冲突、数据冲突、控制冲突三大问题。
1 流水线CPU工作原理
1.1 流水线原理
对于一条具体的指令执行过程，通常可以分成五个部分：取指令，指令译码，取操作数，运算，写结果。
其中前面三个步骤一般由指令控制器完成，后面两步则由运算器完成。
指令控制器完成了对第一条指令的处理后，不等待运算器完成后续的处理直接开始对第二条指令的处理。
1.2 CPU的结构与功能
CPU是负责执行指令的，图1为一个简单指令的CPU结构图。
对于冯·诺依曼结构的计算机来说，一旦程序进入存储器后，就可由计算机自动完成取指令和执行指令的任务，控制器就是专门用于完成此项工作的，它负责协调并控制计算机各个部件执行程序的指令序列，其基本功能是取指令，分析指令和执行指令。
1.3 流水线CPU工作原理
流水线是一个可以提高CPU运行效率的技术，它的核心思想是把多條指令的不同执行阶段重叠，让CPU同时处理多条指令。
在流水线CPU中，每条指令的执行过程被分成多个执行阶段。
只有当某指令的执行阶段都完成后，该指令才算执行完毕。
在每一个指令执行阶段中，当一条指令在该阶段中完成执行后，下一条指令将立即进入到该执行阶段来执行。
当流水线处于饱和状态时，将同时有
流水线级数的指令在同时运行。
如图2所示。
1.4 指令集
指令集是指CPU指令系统所能识别执行的全部指令的集合。
处理器要完成计算任务，需要具备运算、控制、传送等指令。
运算指令是由运算器单元（ALU）实现，包括算术运算指令、逻辑指令和位移指令。
控制指令是由除了做运算外的其他操作指令，如循环、跳转、CPU控制等指令构成，由CPU控制器单元实现。
数据传送指令是完成数据传送的任务，如寄存器、存储器交换数据及自身交换数据的指令等。
2 流水线CPU创新设计
2.1 流水线工作的五个阶段
取指令阶段（IF），从指令存储器中获取指令存入IR寄存器，并更新PC寄存器的值。
该阶段完成计算下一条指令的地址（+1）以及取指操作，加法器完成加1操作，Lpm_Instrom完成取指操作。
指令译码阶段（ID），由IR寄存器中的指令的op和func字段译码出各个阶段需要的控制信号，同时从寄存器组RegSet 中获取EXE阶段所需要的操作数并将指令的立即数进行扩展。
指令执行阶段（EXE），根据操作数计算出结果，算数运算由ALU完成，移位运算由移位器完成，通过控制信号Resultop选择执行结果。
访问存储器阶段（MEM），把EXE 阶段计算的结果作为数据存储器的地址输入端读取数据，若数据存储器写使能信号DMwen为高电平，那么需要把rt寄存器的数据写入数据存储器的对应存储单元。
数据写回阶段（WB），选择写回寄存器组RegSet的数据，根据前面的流水段传递的控制信号REwen和目的寄存器RegDest将数据写回。
在每一个阶段完成一条指令在该阶段的执行任务之后，将进下一条指令的执行。
这样，每两个阶段之间都需要有一组寄存器来保存刚刚执行完成的指令的执行结果。
该执行结果将交给下一个执行阶段，进行下一个阶段的处理任务。
2.2 流水线CPU顶层设计
CPU主要由以ALU为核心的运算器模块、以程序计数器PC和地址寄存器AR为核心的数据通路模块、以微指令控制器为核心的控制器模块、以程序控制器和数据RAM为核心的存储模块四个模块构成。
算数逻辑单元模块主要有ALU运算器，数据寄存器DR等部件，ALU运算器是CPU的核心，它可以执行算数运算，也可以执行逻辑运算。
数据缓冲寄存器DR为ALU提供一个或两个参与运算的操作数，同时作为CPU、外部设备、主存之间的信息中转站，对数据起暂存作用。
数据通路模块主要由程序计数器PC，地址寄存器AR，指令寄存器IR组成。
程序计数器PC的功能是给出在主存中的下一条指令的地址。
PC值的变化分为两种情况，一是指令顺序执行的情况，二是跳转指令的情况。
地址寄存器AR用来保存当前CPU所要访问的主存单元
或I/O端口的地址。
指令寄存器IR用来保存当前CPU正在执行的一条指令。
微程序控制器主要由控制存储器、微指令寄存器和微指令地址形成部件三部分组成。
控制存储器用以存放指令系统所对应的全部微程序。
微程序控制器主要由微指令控制电路、微地址寄存器和微指令存储器三个模块组成。
微地址分支转移控制电路根据来自指令寄存器IR的指令操作码生成一个微地址的控制信号，控制微程序按正确顺序执行微程序和实现分支转移。
微地址寄存器是用来存放从微指令存储器中读出的一条微指令信息，由控制字段和下地址字段组成。
微指令存储器是存取微程序的原件，其原件的生成可直接调用LPM宏模块。
组成的流水线CPU顶层结构图如图3所示。
3 结束语
流水线CPU是现代CPU非常流行的设计方式，它在只需要添加少数硬件的条件下大大提高了CPU的性能。
本设计从了解并研究CPU工作原理开始，到熟悉并运用EDA技术，再到流水线CPU局部器件设计、模块设计、整体设计，最后在FPGA硬件平台和QuartusⅡ工具开发平台进行模拟调试验证了本设计符合设计要求。
但本设计的CPU与实际应用中的CPU还存在较大的差距，在接下来的研究中小组成员仍将不断丰富流水线CPU的知识，将本设计的流水线CPU升级至应用级别。
参考文献
[1]史展，李占宣.基于FPGA的嵌入式CPU的VHDL设计[J].科技创新与应用，2013（9）.
[2]潘松，黄继业.EDA技术与VHDL[M].北京：清华大学出版社，2013（4）.
[3]潘松，潘明，黄继业.现代计算机组成原理[M].北京：科学出版社，2013.。