orcad原理图中常见DRC错误的取缔方法
Protel DXP原理图与PCB设计 第9章 DRC检查报表生成和信号完整性分析

• 违反规则次数输入栏:用来设置DRC检查时违反设计规则
的具体次数。如果 DRC 检查时违反违反设计规则的次数 达到了输入值,那么系统将会停止DRC检查;否则将会继
续进行DRC检查。
(2)“Rules To Check”选项
“Rules To Check”选项的主要功能是用来设置是采用在 线方法(Online)进行设计规则检查还是在设置设计规则 时一并( Batch )进行检查。在这个选项的对话框中,左 侧的区域列出了要进行检查的设计规则名称以及它所属的 规则种类,右侧的区域则用来设置是进行“Online”检查
9.2.4 层次项目组织报表
在PCB编辑器中,层次项目组织报表的主要功能是用来给 出层次设计项目中的层次设计关系,目的是使得其他的设 计人员能够快速地掌握该设计项目。
首先打开前面设计的 PCB 文件“ Mydesign.PCBDOC” ,然 后 执 行 菜 单 命 令 【Reports】→【Report Project Hierarchy】,这时系统会自动在项目文件夹下生成一个 层次项目组织报表文件。一般来讲,这个层次项目组织报 表文件的命名原则为:项目文件夹名称+ PCB 板文件名 称 .REP , 因 此 这 时 生 成 的 报 表 文 件 名 称 为 “ Z80 Processor(stages)Mydesign.REP”。
可以看出,图9-12所示的元件交叉参考报表设置对话框和 图9-10所示的元件报表设置对话框是十分类似的,两者之 间的不同之处在于元件交叉参考报表中的元件是完全按照 项目中的各个子文件来进行分类的。利用元件交叉参考报
表设置对话框来生成的元件交叉参考报表,元件的分类和
层次结构更加清晰,因此建议读者使用这种报表形式来作 为电路板设计过程中的元件采购清单。
PADS 原理图PCB常见错误及DRC报告网络问题

PADS 原理图/PCB常见错误及DRC报告网络问题1.原理图常见错误:(1)ERC报告管脚没有接入信号:a. 创建封装时给管脚定义了I/O属性;b.创建元件或放置元件时修改了不一致的grid属性,管脚与线没有连上;c. 创建元件时pin方向反向,必须非pin name端连线。
(2)元件跑到图纸界外:没有在元件库图表纸中心创建元件。
(3)创建的工程文件网络表只能部分调入pcb:生成netlist时没有选择为global。
(4)当使用自己创建的多部分组成的元件时,千万不要使用annotate.2.PCB中常见错误:(1)网络载入时报告NODE没有找到:a. 原理图中的元件使用了pcb库中没有的封装;b. 原理图中的元件使用了pcb库中名称不一致的封装;c. 原理图中的元件使用了pcb库中pin number不一致的封装。
如三极管:sch中pin number 为e,b,c, 而pcb中为1,2,3。
(2)打印时总是不能打印到一页纸上:a. 创建pcb库时没有在原点;b. 多次移动和旋转了元件,pcb板界外有隐藏的字符。
选择显示所有隐藏的字符,缩小pcb, 然后移动字符到边界内。
(3)DRC报告网络被分成几个部分:表示这个网络没有连通,看报告文件,使用选择CONNECTED COPPER查找。
另外提醒朋友尽量使用WIN2000, 减少蓝屏的机会;多几次导出文件,做成新的DDB文件,减少文件尺寸和PROTEL僵死的机会。
如果作较复杂得设计,尽量不要使用自动布线。
在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的,在整个PCB 中,以布线的设计过程限定最高,技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种:自动布线及交互式布线,在自动布线之前,可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行,以免产生反射干扰。
Allegro中常见的DRC错误代码解析

Hold to Orthogonal Wire Spacing
钻孔与垂直/水平线之间的距离太近
IM
Impedance Constraint
走线的阻抗值错误
JN
T Junction Not Allowed
走线呈T形的错误
KB
RouteKeepintoBondpad
Bondpad在Keepin之外
Through ViatoThrough Via Spacing
Through Via之间太近
WA
Min Bonding Wire Length
Bonding Wire长度太短
WE
Min End Segment Length
无
Min Length Wire End Segment at 135Degree
EV
Max Via Count
已超过走线使用的VIA的最大数目
EX
Max Crosstalk
已超过Crosstalk值
Max Peak Crosstalk
已超过Peak Crosstalk值
HH
Hold to Hold Spacing
钻孔之间的距离太近
HW
Diagonal Wire to Hold Spacing
BBVia与Test元件脚太近
BBViato Through Pin Spacing
BBVia与Through元件脚太近
SMD Pin to Test Via Spacing
SMD Pin与Test Via太近
SMDPin toThrough Via Spacing
SMD Pin与Through Via太近
画版图时常见问题解析

画版图时常见错误及注意事项一、金属线宽及间距这是画版图时很容易犯的错误,以下是每层金属走线的最小线宽及同层金属不同线条之间的最小距离(二者相同):二、DRC常见错误及解决方法DRC即设计规则检查,是对IC版图做几何空间检查,以确保线路能够被特定加工工艺实现。
NP space >0.440 (NP:N+ S/D Implantatiaon) 保持两个N管N+注入区最小距离0.440um(对应的Layer name为NIMP层)PP space >0.440 (PP:P+ S/D Implantatiaon) 保持两个P管P+注入区最小距离0.440um(对应PIMP层)VIA3 must be 0.36 x 0.36 通孔的大小由默认值决定,不能更改VTMN.S.1 { @ Min. space between two VTM_N regions < 0.44um } 保持两个器件的VTM_N层间距>=0.44um同样是距离的问题,这是中阈值管相对其它管子多出的一层掩模层A bent PO region is not allowed in VTM_Nregion 用POL Y做连接时POL Y的宽度必须与管子的栅长相等直接用POL Y连接两个器件的栅时,首先必须保证两个器件的栅长相等!@ Any point inside NMOS source/drain space to the nearest PW STRAP in the same PW <= 30 um @ Any point inside PMOS source/drain space to the nearest NW STRAP in the same NW <= 30 um 对相应的器件打阱即可Min. enc.Of NTAP by NP<0.18 with PWLL<0.43 在通孔周围画N阱,使得N阱到扩散区的距离>=0.43um 这是在自动生成M1_NWELL contact 时产生的错误,是由于自动生成的contact 的扩散区到NWELL 的距离小于0.43um上面的错误大多是距离的问题,有时这些要求满足了,还会出现一些问题,这时就要考虑是不是器件选用的错误。
ALLEGRO中常见的DRC错误代码意思讲课稿

Hold to Orthogonal Wire Spacing
钻孔与垂直/水平线之间的距离太近
IM
Impedance Constraint
走线的阻抗值错误
JN
T Junction Not Allowed
走线呈T形的错误
KB
Route Keepin to Bondpad
Bondpad在Keepin之外
BBVia to Via Keepout Spacing
BBVia在Via Keepout之内
Test Via to Route Keepin Spacing
Test Via在Route Keepin之外
Test Via to Route Keepout Spacing
Test Via在Route Keepout之内
LS
Line to Shape Spacing
走线与Shape太近
LW
Min Line Width
走线的宽度太细
Min Neck Width
走线变细的宽度太细
MA
Soldermask Alignment Error Pad
Soldermask Tolerance太小
MC
Pin/Via Soldermask to Symbol Soldermask
Pad与Symbol Soldermask之间的错误
MM
Pin/Via Soldermask to Pin/Via Soldermask
Pad Soldermask之间的错误
PB
Pin to Bondpad
EV
Max Via Count
已超过走线使用的VIA的最大数目
PADS、PCB原理图常见错误及DRC报告网络问题(精选)

PADS、PCB原理图常见错误及DRC报告网络问题(精选)第一篇:PADS、PCB原理图常见错误及DRC报告网络问题(精选)PADS/PCB/原理图常见错误及DRC报告网络问题1.原理图常见错误:(1)ERC报告管脚没有接入信号:a.创建封装时给管脚定义了I/O属性;b.创建元件或放置元件时修改了不一致的grid属性,管脚与线没有连上;c.创建元件时pin方向反向,必须非pin name端连线。
(2)元件跑到图纸界外:没有在元件库图表纸中心创建元件。
(3)创建的工程文件网络表只能部分调入pcb:生成netlist时没有选择为global。
(4)当使用自己创建的多部分组成的元件时,千万不要使用annotate.2.PCB中常见错误:(1)网络载入时报告NODE没有找到:a.原理图中的元件使用了pcb库中没有的封装;b.原理图中的元件使用了pcb库中名称不一致的封装;c.原理图中的元件使用了pcb库中pin number不一致的封装。
如三极管:sch中pin number 为e,b,c, 而pcb中为1,2,3。
(2)打印时总是不能打印到一页纸上:a.创建pcb库时没有在原点;b.多次移动和旋转了元件,pcb板界外有隐藏的字符。
选择显示所有隐藏的字符,缩小pcb, 然后移动字符到边界内。
(3)DRC报告网络被分成几个部分:表示这个网络没有连通,看报告文件,使用选择CONNECTED COPPER查找。
另外提醒朋友尽量使用WIN2000, 减少蓝屏的机会;多几次导出文件,做成新的DDB文件,减少文件尺寸和PROTEL僵死的机会。
如果作较复杂得设计,尽量不要使用自动布线。
在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的,在整个PCB中,以布线的设计过程限定最高,技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种:自动布线及交互式布线,在自动布线之前,可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行,以免产生反射干扰。
orcad16.6 DRC报错问题

Duplicate Pin Name "GND" found on Package
重复引脚编号
Checking Pins and Pin Connections
ERROR: [DRC0031] Same Pin Number connected to more than one net. LED&Switch&7-Segment Disp/U17/3 Nets: '3V3' and '485_RE/DE'.
无法根治
这个#2 Warning [ALG0016] Part Name "?j#w?rm
之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如 A2541P10_HDR2X5-100MIL_2X5 HEADER" is renamed to "A2541P10_HDR2X5-100MIL_2X5 HEAD错误只需要
(6)封装命名中不能包含“小数点”、“/”、“空格”,把空格换成下划线或删除,可以解决
(8)
#60 Warning [ALG0016] Part Name "COM_17×2_SIP17X2_COM_17×2" is renamed to "COM_172_SIP17X2_COM_172".
Illegal character "Forward Slash(/)" found in "PCB Footprint" property for component instance C255: PG16_AC97, PG16_AC97 (226.06, 132.08)
ALLEGRO中常见的DRC错误代码意思

Shape to Test Via Spacing
Shape与Test Via太近
Shape to Through Via Spacing
Shape与Through Via太近
VV
BB Via to BB Via Spacing
BB Via之间太近
BB Via to Test Via Spacing
Test Pin to Test Pin Spacing
Test元件脚与ቤተ መጻሕፍቲ ባይዱest元件脚太近
Test Pin to Through Pin Spacing
Test元件脚与Through元件脚太近
Through Pin to SMD Pin Spacing
Through元件脚与SMD元件脚太近
Through Pin to Through Pin Spacing
BBVia to Via Keepout Spacing
BBVia在Via Keepout之内
Test Via to Route Keepin Spacing
Test Via在Route Keepin之外
Test Via to Route Keepout Spacing
Test Via在Route Keepout之内
DF
Differential Pair Length Tolerance
差分对走线的长度误差过长
Differential Pair Primary Max Separation
差分对走线的主要距离太大
Differential Pair Secondary Max Separation
差分对走线的次要距离太大
无
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用“取缔”一词,是源自《嘻哈四重奏》里面卢导的口头禅,哈哈借用一下!大多数DRC warning甚至某些error可以忽略不计,不影响生成网表,但是要想成为一名成熟的电子工程师,你可以忽略某些错误,但是必须懂得为什么会产生这些错误,如何取缔掉这些错误,这样才能控制这些错误的作用范围,不致影响系统整体的设计。
1、养成好习惯,先做Annotate,后做 ERC 检查,避免元器件重名;
2、切记不要随意从其他page中拷贝元器件,这样容易在ERC检查时导致以下三个错误:
例如从
这个图(来源于另一个page)中拷贝C209这个电容到下面page中,ERC检查出现了以下三个错误:
ERROR: [DRC0010]
Duplicate reference
C209
ERROR: [DRC0031]
Same Pin Number connected to more than one net.
Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'.
ERROR: [DRC0031]
Same Pin Number connected to more than one net.
Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'.
解决方法:先做annotate,所有元器件重新编号,再做ERC检查,这样避免不同页面元器件重名而导致网络连接在一起,可以直接解决以上3个错误!
WARNING:[DRC0003]
Port has a type which is inconsistent with other ports on the net TMCL 解决方法:Net TMCL两端的端口类型冲突,修改一下type就好了!
ERROR: [DRC0004]
Possible pin type conflict
U5,Vout Output Connected to Power
解决方法:把芯片的pintype由output换成passive
WARNING:[DRC0004]
Possible pin type conflict E2,1 Bidirectional Connected to Output: BENCH, C (0.40, 10.10)
解决方法:
These errors are produced based on the settings in the ERC matrix. If you've finished your design and you think that the connections are correct after you've checked all these errors, you can change the settings in the ERC matrix to remove them from the Design Rules Check.
To change the ERC matrix:
1.Select the schematic page in the Project Manager.
2.Choose Design Rules Check from the Tools menu, then select
the ERC matrix tab.
3.Make changes to the matrix, then click OK. When you click OK,
Design Rules Check will run with the new settings.
简单来说就是修改ERC matrix,来控制ERC检查,这样就提高了容错能力,更容易通过,但前提是对自己的设计要有把握,
确保正确。
WARNING:[DRC0006]
Net has fewer than two connections A01
解决方法:网络标号只有一处,没有配对的,或者网络标号命名有差别,注意必须命名相同才表示连接。
WARNING:[DRC0006]
Net has fewer than two connections
5V_A2
解决方法:这个warning的产生在于一页原理图上电源bar只有一次连接点,这样就会报
错,通常可以忽略,或者在芯片的电源引脚旁边加一个0.1uF的bypass 电容接地就
OK,这种设计习惯也是比较好的,只要名称相同,不同页的电源bar 就是相连的。
ERROR:[DRC0007]
Net has no driving source A01-PC
解决方法:总线网络标号有问题,即总线的标号必须与总线名中的一致,例如总线名为:A[0..5],那么总线的分支网络标号就只能取A0、
A1、……A5中间的一部分或者全部,而不能超出或者改成其他的。
WARNING:[DRC0008]
Two nets in the same schematic have the same name, but there is no off-page connector--〉
解决方法:you label a port or off-page connector with a name that is used by a power symbol or power pin on the schematic. It would be best to replace the port with a power symbol to transfer power through the design. If you have verified that there are no connectivity problems when running the netlist, you can ignore this warning.
ERROR: [DRC0026]
This reference has already been assigned to a different package type. U1
解决方法:检查U1各个部分part reference还有封装有没有不同的ERROR: [DRC0027]
Other parts in this package have different values or PCB footprints.
U1--〉
解决方法:检查U1各个部分part reference还有封装有没有不同的
ERROR: [DRC0029]
Bus has no name and therefore defines no signals.
N9792615
解决方法:再总线上加上总线名称即可消除两端的DRC错误,总线命名必须和总线两端的的分支网络名相一致,即必须是分支网络名称的集合。
如果在原理图中Ctrl+F找不到出现DRC错误的Net,或出现DRC错误的Net的坐标超出图纸范围,则应把原理图的Page Size放大,有可能是因为当初画图时某些器件忘记删掉就直接调整图纸大小了。
确实很低级的错误
这篇东西也参考了网上很多文章和论坛里面的一些问题和解答,由于自己做得辛苦,所以就综合一下子,结合自己的理解和过程,希望初学的朋友不再对DRC 检查迷茫,当然这些内容也不全,后续碰到了其他warning和error再补上来。