orcad原理图中常见DRC错误的取缔方法
OrCADCIS使用ICA出错的解决办法
OrCADCIS使用ICA出错的解决办法OrCAD CIS使用ICA出错的解决办法OrCAD CIS使用ICA可以在线查找众多厂商的元器件和相关的原理图，这样可以大大较少我们画原理图封装库的时间，例如NXP的LPC2131这些多引脚的封装，画起来是相当的耗时间。
有了ICA的服务就相对简单多了，只要在线输入LPC2131就可查找出来它的器件的信息，包括原理图的封装和Datasheet的链接。
ICA功能的使用方法：首先进入原理图的编辑界面，然后右击鼠标，出现“place database part”，然后会打开一个“CIS Explorer”窗口，在状态栏下面会有“Local part database”的选项卡，旁边会有“Internet Components Assistance”的选项卡，选择这个选项卡，就可以切换到ICA的功能了。
如果没有显示这个选项卡，请按照我文章中的方法注册相关的dll文件即可。
但当我在OrCAD中使用ICA的时候，弹出如下提示：“ICA Warning Dialog.Class in orpiica.dll Not Registered Internet Component”.经过搜索，找到了官方的解答，英文原文如下：其实关键的问题就是把以下这几个dll文件注册就行了：· "C:\Program Files\Common Files\Orcad\CIS\orpiica.dll"· "C:\Program Files\Common Files\Orcad\CIS\genlibcom.dll"· "C:\Program Files\Common Files\Orcad\CIS\apconctl.dll"· "C:\Program Files\Common Files\Microsoft shared\DAO\dao350.dll"只要找到这几个文件，然后右击---“Register dll”就行了。
orcad使用中常见问题
1、什么时FANOUT布线？FANOUT布线：延伸焊盘式布线。
为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。
在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。
先要设置好FANOUT的参数。
在自动布线前要对PCB上各SMD器件先FANOUT布线。
2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy 后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT）阶层式电路图的模块PIN脚要自己放置。
选中模块后用place pin快捷菜单。
自动应该不可能。
3、只是想把板框不带任何一层,单独输出gerber文件.该咋整?发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。
所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？建议重新设置层级、重新设置属性后就可以了5、层次原理图是什么概念呢？阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用6、有关ORCAD产生DEVICE的问题用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。
Allegro中常见的DRC错误代码解析
Hold to Orthogonal Wire Spacing
钻孔与垂直/水平线之间的距离太近
IM
Impedance Constraint
走线的阻抗值错误
JN
T Junction Not Allowed
走线呈T形的错误
KB
RouteKeepintoBondpad
Bondpad在Keepin之外
Through ViatoThrough Via Spacing
Through Via之间太近
WA
Min Bonding Wire Length
Bonding Wire长度太短
WE
Min End Segment Length
无
Min Length Wire End Segment at 135Degree
EV
Max Via Count
已超过走线使用的VIA的最大数目
EX
Max Crosstalk
已超过Crosstalk值
Max Peak Crosstalk
已超过Peak Crosstalk值
HH
Hold to Hold Spacing
钻孔之间的距离太近
HW
Diagonal Wire to Hold Spacing
BBVia与Test元件脚太近
BBViato Through Pin Spacing
BBVia与Through元件脚太近
SMD Pin to Test Via Spacing
SMD Pin与Test Via太近
SMDPin toThrough Via Spacing
SMD Pin与Through Via太近
orcad原理图中常见DRC错误的取缔方法
用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下！大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。
1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名；2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误：例如从这个图（来源于另一个page）中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误：ERROR: [DRC0010]Duplicate referenceC209ERROR: [DRC0031]Same Pin Number connected to more than one net.Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'.ERROR: [DRC0031]Same Pin Number connected to more than one net.Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'.解决方法：先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误！WARNING：[DRC0003]Port has a type which is inconsistent with other ports on the net TMCL 解决方法：Net TMCL两端的端口类型冲突，修改一下type就好了！ERROR: [DRC0004]Possible pin type conflictU5,Vout Output Connected to Power解决方法：把芯片的pintype由output换成passiveWARNING：[DRC0004]Possible pin type conflict E2,1 Bidirectional Connected to Output: BENCH, C (0.40, 10.10)解决方法：These errors are produced based on the settings in the ERC matrix. If you've finished your design and you think that the connections are correct after you've checked all these errors, you can change the settings in the ERC matrix to remove them from the Design Rules Check.To change the ERC matrix:1.Select the schematic page in the Project Manager.2.Choose Design Rules Check from the Tools menu, then selectthe ERC matrix tab.3.Make changes to the matrix, then click OK. When you click OK,Design Rules Check will run with the new settings.简单来说就是修改ERC matrix，来控制ERC检查，这样就提高了容错能力，更容易通过，但前提是对自己的设计要有把握，确保正确。
对OrCAD一问题的解决
可见，元件数据有FFF3H×2=1FFE6H字节，离最大容量128K仅差1AH字节(任何一个无限 的数据都超出此值)；字符数据块占有3ACGH字节；边框数据和走线数据分别有51H×8=288H、1EFB×8=F7D8H字节。
从库文件字节数我们得知最后添加的元件(是一电阻)的数据量为96H字节。这样，我们就有了解救的办法：用DEBUG将文件调入内存，计算字符数据块起始位置，用M命令(MOVE)将其后的所有文件数据向前搬移96H字节，覆盖掉最后添加的那个电阻的数据，再把寄存器BX：CX 减去96H得文件新长度，最后将文件写回磁盘。这个修改后的文件果然能被PCB程序调出，除了那个去掉的电阻外，其它内容完好无损，真可谓起死回生了!
11C2:0110 00 00 00 00 00 00 00 00-00 00 00 00 00 00 00 F3 FF……
11C2:0120 CC 3A 51 00 FB 1E 00 00-00 00 00 00 20 20 20 20 :Q……
11C2:0130 41 33 45 34 30 31 41 31-AA 02 01 00 17 0D B1 15 A3E401A1……
对OrCAD一问题的解决
殷忠军
1992-10-16
在设计过程中，为了方便，曾在板图区域外放置了许多常用的自建元件模型，如电阻、电容、二极管、跨接线等多种规格不同朝向的共八十多个。这些可以随时方便地拷贝到所需位置，但也占据了不少内存空间和文件容量。当设计按近尾声时，程序的元件缓冲区(最大分配128K)已所剩无几。由于未认识到严重性，没及时删掉那些不再使用的自建模型，终于在某次添加元件后，得到提示：“元件缓冲区已满!”同时程序发生混乱，不能正常设计了，当即放弃存盘退出，欲重新运行PCB程序删除上述那些多余元件，即发现板图工作文件和两个后备文件都已无法调出(一调便死机)。
ALLEGRO中常见的DRC错误代码意思
KL
Line to RouteKeepinSpacing
走线在RouteKeepin之外
Line to RouteKeepoutSpacing
走线在RouteKeepout之内
KS
Shape to RouteKeepinSpacing
Shape在RouteKeepin之外
Test Via在ViaKeepout之内
Through Via to RouteKeepinSpacing
Through Via在RouteKeepin之外
Through Via to RouteKeepoutSpacing
Through Via在RouteKeepout之内
Through Via to ViaKeepoutSpacing
DRC错误代码
代码
相关对象
说明
单一字符代码
L
Line
走线
P
Pin
元件脚
V
Via
贯穿孔
K
Keep in/out
允许区域/禁止区域
C
Component
元件层级
E
Electrical Constraint
电气约束
J
T-Junction
呈现T形的走线
I
Island Form
被Pin或Via围成的负片孤铜
错误代码前置码说明
Through ViatoThrough Via Spacing
Through Via之间太近
WA
Min Bonding Wire Length
Bonding Wire长度太短
WE
Min End Segment Length
PADS、PCB原理图常见错误及DRC报告网络问题（精选）
PADS、PCB原理图常见错误及DRC报告网络问题（精选）第一篇：PADS、PCB原理图常见错误及DRC报告网络问题（精选）PADS/PCB/原理图常见错误及DRC报告网络问题1.原理图常见错误：（1）ERC报告管脚没有接入信号：a.创建封装时给管脚定义了I/O属性；b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上；c.创建元件时pin方向反向，必须非pin name端连线。
（2）元件跑到图纸界外：没有在元件库图表纸中心创建元件。
（3）创建的工程文件网络表只能部分调入pcb：生成netlist时没有选择为global。
（4）当使用自己创建的多部分组成的元件时，千万不要使用annotate.2.PCB中常见错误：（1）网络载入时报告NODE没有找到：a.原理图中的元件使用了pcb库中没有的封装；b.原理图中的元件使用了pcb库中名称不一致的封装；c.原理图中的元件使用了pcb库中pin number不一致的封装。
如三极管：sch中pin number 为e,b,c, 而pcb中为1，2，3。
（2）打印时总是不能打印到一页纸上：a.创建pcb库时没有在原点；b.多次移动和旋转了元件，pcb板界外有隐藏的字符。
选择显示所有隐藏的字符，缩小pcb, 然后移动字符到边界内。
（3）DRC报告网络被分成几个部分：表示这个网络没有连通，看报告文件，使用选择CONNECTED COPPER查找。
另外提醒朋友尽量使用WIN2000, 减少蓝屏的机会；多几次导出文件，做成新的DDB文件，减少文件尺寸和PROTEL僵死的机会。
如果作较复杂得设计，尽量不要使用自动布线。
在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。
PCB布线有单面布线、双面布线及多层布线。
布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。
orcad16.6 DRC报错问题
Duplicate Pin Name "GND" found on Package
重复引脚编号
Checking Pins and Pin Connections
ERROR: [DRC0031] Same Pin Number connected to more than one net. LED&Switch&7-Segment Disp/U17/3 Nets: '3V3' and '485_RE/DE'.
无法根治
这个#2 Warning [ALG0016] Part Name "?j#w?rm
之类的错误在于你建立元件原理图的时候你的原件Value值太长了超过32个字符,从而使系统在进行命名规范的时候溢出,而出错,很简单的,只写关键元件名,比如 A2541P10_HDR2X5-100MIL_2X5 HEADER" is renamed to "A2541P10_HDR2X5-100MIL_2X5 HEAD错误只需要
（6）封装命名中不能包含“小数点”、“/”、“空格”，把空格换成下划线或删除，可以解决
（8）
#60 Warning [ALG0016] Part Name "COM_17×2_SIP17X2_COM_17×2" is renamed to "COM_172_SIP17X2_COM_172".
Illegal character "Forward Slash(/)" found in "PCB Footprint" property for component instance C255: PG16_AC97, PG16_AC97 (226.06, 132.08)
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orcad原理图中常见DRC错误的取缔方法用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下～大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。
1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名;
2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误:
例如从
这个图(来源于另一个page)中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误:
ERROR: [DRC0010]
Duplicate reference
C209
ERROR: [DRC0031]
Same Pin Number connected to more than one net.
Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'.
ERROR: [DRC0031]
Same Pin Number connected to more than one net.
Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'.
解决方法:先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误～WARNING: [DRC0003]
Port has a type which is inconsistent with other ports on the net TMCL 解决方法:Net TMCL两端的端口类型冲突，修改一下type就好了～ERROR: [DRC0004]
Possible pin type conflict
U5,Vout Output Connected to Power
解决方法:把芯片的pintype由output换成passive
WARNING: [DRC0004]
Possible pin type conflict E2,1 Bidirectional Connected to Output: BENCH, C (0.40, 10.10)
解决方法:
These errors are produced based on the settings in the ERC matrix. If you've finished your design and you think that the connections are correct after you've checked all these errors, you can change the settings in the ERC matrix to remove them from the Design Rules Check.
To change the ERC matrix:
1. Select the schematic page in the Project Manager.
2. Choose Design Rules Check from the Tools menu, then select
the ERC matrix tab.
3. Make changes to the matrix, then click OK. When you click OK,
Design Rules Check will run with the new settings.
简单来说就是修改ERC matrix，来控制ERC检查，这样就提
高了容错能力，更容易通过，但前提是对自己的设计要有把握，
确保正确。
WARNING: [DRC0006]
Net has fewer than two connections A01
解决方法:网络标号只有一处，没有配对的，或者网络标号命名有差别，注意必须命名相同才表示连接。
WARNING: [DRC0006]
Net has fewer than two connections
5V_A2
解决方法:这个warning的产生在于一页原理图上电源bar只有一次连接点，这样就会报
错，通常可以忽略，或者在芯片的电源引脚旁边加一个0.1uF的 bypass 电容接地就
,,，这种设计习惯也是比较好的，只要名称相同，不同页的电源bar
就是相连的。
ERROR: [DRC0007]
Net has no driving source A01-PC
解决方法: 总线网络标号有问题，即总线的标号必须与总线名中的一致，例如总线名为:A[0..5]，那么总线的分支网络标号就只能取A0、
A1、……A5中间的一部分或者全部，而不能超出或者改成其他的。
WARNING: [DRC0008]
Two nets in the same schematic have the same name, but there is no
off-page connector--〉
解决方法:you label a port or off-page connector with a name that is used by a power symbol or power pin on the schematic. It would be
best to replace the port with a power symbol to transfer power through the design. If you have verified that there are no connectivity problems when running the netlist, you can ignore this warning.
ERROR: [DRC0026]
This reference has already been assigned to a different package type.
U1
解决方法:检查U1各个部分part reference还有封装有没有不同的
ERROR: [DRC0027]
Other parts in this package have different values or PCB footprints.
U1--〉
解决方法:检查U1各个部分part reference还有封装有没有不同的
ERROR: [DRC0029]
Bus has no name and therefore defines no signals.
N9792615
解决方法:再总线上加上总线名称即可消除两端的DRC错误，总线命名必须和总线两端的的分支网络名相一致，即必须是分支网络名称的集合。
如果在原理图中Ctrl+F找不到出现DRC错误的Net，或出现DRC错误的Net的坐标超出图纸范围，则应把原理图的Page Size放大，有可能是因为当初画图时某些器件忘记删掉就直接调整图纸大小了。
确实很低级的错误
这篇东西也参考了网上很多文章和论坛里面的一些问题和解答，由于自己做得辛苦，所以就综合一下子，结合自己的理解和过程，希望初学的朋友不再对DRC检查迷茫，当然这些内容也不全，后续碰到了其他warning和error再补上来。