verlog考前测试题

填空题

1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。

2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。

3．在case语句中至少要有一条default语句

4. 已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为4’b0110

5. 在case语句中至少要有一条default语句。

6. 两个进程之间是并行语句。而在Always中的语句则是顺序语句。

二、简答题（）

1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？

2. 在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？

3. 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？4．Verilog HDL语言进行电路设计方法有哪几种

5．specparam语句和parameter语句在参数说明方面不同之处是什么。

一、选择题：

1、下列标示符哪些是合法的（）

A、$time

B、_date

C、8sum

D、mux#

2、如果线网类型变量说明后未赋值，起缺省值是（） A、x B、1 C、0 D、z

3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（）

A、4’b1101

B、4’b0011

C、4’bxx11

D、4’bzz11

4、reg[7:0] mema[255:0]正确的赋值是（）

A、mema[5]=3’ d0,

B、8’ d0;

C、1’ b1;

D、mema[5][3:0]=4’ d1

5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( ) module code(x,y); module top; paramee delay1=1,delay2=1; …………….

……………………………… code #(1,5) d1(x1,y1); endmodule endmodule A、（1,1） B、（5,5） C、（5,1） D、（1,5）

6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（） A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x

7、时间尺度定义为timescale 10ns/100ps，选择正确答案（）

A、时间精度10ns

B、时间单位100ps

C、时间精度100ps

D、时间精度不确定

8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（） A、current value=1001,a=09 B、current vale=1001,a=9

C、1001,9

D、current vale=00…001001,a=9

9、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（） A、占空比1/3 B、clk=1 C、clk=0 D、周期为10

10、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（） A、out=’sum+d; B、out=sum+d; C、out=`sum+d; D、都正确

11. 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（）

(A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级

12.在verilog中，下列语句哪个不是分支语句？（）

(A) if-else (B) case (C) casez (D) repeat

13．下列哪些Verilog的基本门级元件是多输出（）

(A) nand (B) nor (C) and (D) not

14．V erilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）

(A) supply (B) strong (C) pull (D) weak

15.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（）

(A) 1 (B) 2 (C) 3 (D) 4

16．已知“a =1b’1; b=3b'001;”那么{a,b}＝（）

(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101

17.根据调用子模块的不同抽象级别，模块的结构描述可以分为（）

(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级

18．在verilog语言中，a=4b'1011，那么 &a=（）

(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'0

19．在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。

(A) 8 (B) 16 (C) 32 (D) 64

1.试用verilog语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路

2. 试用verilog语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；clr为清零控制信号输入；Q[1]~Q[3]则为移位寄存器的并行输出