基于VHDL的方波三角板发生器设计

摘要：随着EDA技术以及大规模集成电路技术的迅猛发展，波形发生器的各方面性能指标都达到了一个新的水平。

采用CPLD/FPGA器件在QuartuesII设计环境中用VHDL语言完成的波形发生器具有频率稳定性高，可靠性高，输出波形稳定等特点。

本文介绍了基于EDA技术的波形发生器的研究与设计。

关键词:VHDL，原理图输入，方波，三角波1实验目的本设计主要是利用VHDL语言设计一个多功能信号发生器，根据输入信号的选择可以产生方波与三角波。

2实验原理（1）方案论证方案一：本系统由FPGA(可编程门阵列)，数模转换，时钟（提供clk信号）等组成。

全部为FPGA试验箱所有，不需要增加任何器件。

用FPGA产生的255—0的计数值输入到DAC0832中，将产生对应的模拟信号。

本系统采用的是软硬件结合的方法。

由于一个周期内的任意波形的离散样点数对硬件实现的复杂性直接产生影响，因此，为了简化硬件存储器件的规模，取64个样点进行讨论。

具体做法是先对一个周期进行64点采样，然后依次存于ROM中，再以fs频率给出地址码，控制存储器周期的读出数据，并经D、A转换和模拟放大，便能得到一定的频率的周期信号。

因此周期信号的频率为fo=fs/M.其中M为采样点个数，本设计中取为64；fs为存储器读出频率。

显然，通过改变读出频率fs,便可获得不同频率的周期信号fo.。

原理说明：完整的波形发生器由三部分组成：由计数器构成的地址信号发生器、波形数据ROM和D/A。

在FPGA的顶层文件中，计数器通过外来控制信号和高速时钟信号向波形数据ROM发出地址信号，输出波形的批评你率由发出的地址信号的速度决定；当以固定的频率扫描输出地址时，输出波形是固定频率，而当以周期性时变方式扫描输出地址时，则输出波形为扫频信号。

波形数据ROM中存有发生器的波形数据，如正弦波或者三角波数据等。

当接受来自FPGA的地址信号后，将从数据线输出相应的波形数据。

波形数据ROM可以由多种方式实现，如在FPGA外面外接普通ROM或者由FPGA中的EAB模块相当，即利用LPM-ROM来实现。

D/A转换器负责将ROM输出的数据转换成模拟信号，经过滤波电路后输出。

输出波形的频率上限与D/A转换器件的转换速度有重要关系，我们的试验箱上用的是DAC0832。

DAC0832是8位并行、中速（其转换时间1us）、电流型D/A转换芯片。

DAC0832内部由三部分组成，“8位输入寄存器”用于存放CPU送来的数字量，使输入数字量得到缓冲和锁存，由LE1加以控制。

“8位DAC寄存器”用于存放待转换的数字量，由LE2控制。

“8位D/A 转换电路”由8位T 型网路和电子开关组成，电子开关受“8位DAC 寄存器”输出控制，T 型电阻网路能输出与数字量成正比的模拟电流。

因此，DAC0832通常需要外接运放才能得到模拟输出电压。

DAC0832共有20条引脚，双列直插式封装。

⑴ 数字输入线DI7~DI0（8条） DI7~DI0常和CPU 数据总线相连，用于输入CPU 送来的待转换数字里，DI7为最高位。

⑵ 控制线（5条） CS 为片选线。

当 CS 为低电平时，本片被选中工作；当CS 为高电平时，本片不被选中工作。

⑶ 输出线3条 fb R 为运算放大器的反馈线，常接到运放的输出端。

out1I 和out2I 为两条模拟电流输出线。

out1I +out2I 为一常数。

⑷ 电源线（4条） VCC 为电源输入线，可在+5~+15V 范围捏；REF V 为参考电压，一般在-10~+10V 范围内，由稳压电源提供;DGND 为数字地线；AGND 为模拟量地线。

通常接在一起。

波形发生器电路系统结构图：图一缺点：此方案虽思路简洁 、明朗。

但设计繁琐，程序复杂。

方案二：VHDL （Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE （The Institute of Electrical and Electronics Engineers ）的一种工业标准硬件描述语言。

相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件结构。

从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。

方波发生器是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。

随着复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL语言。

将使整个系统大大简化。

提高整体的性能和可靠性。

优点：采用VHDL可以使整个系统大大简化，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。

具有体积小、可靠性高、功耗低的特点。

综上所述：优先选择方案二。

3选择器材（1）EDA实验箱一台（2）含有QuartusⅡ软件的计算机一台（3）示波器一台（4）导线若干4功能模块的划分信号发生器的结构框图如图2所示：图2 信号发生器的结构框图其中信号产生模块将产生所需的各种信号，信号发生器的控制模块可以用数据选择器实现，用2选1数据选择器实现对2种信号的选择。

最后将波形数据送入D/A转换器，将数字信号转换为模拟信号输出。

用示波器测试D/A转换器的输出，可以观测到2种信号的输出。

4.1方波的实现程序通过reset信号控制方波，当reset信号为1时，选通输出，为0时，有清零功能。

并且每128个脉冲翻转一次，实现0,1的交替。

程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY xwhappy ISPORT( CLK ,RESET :IN STD_LOGIC;q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END xwhappy;ARCHITECTURE RTL OF xwhappy ISSIGNAL A : STD_LOGIC;BEGINPROCESS(CLK,reset)V ARIABLE TMP : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF reset ='0' THENA <='0';ELSIF RISING_EDGE(CLK) THENIF TMP ="11111111" THENTMP := "00000000";ELSETMP :=TMP +1;END IF;IF TMP < "10000000" THENA <= '1';ELSEA <= '0';END IF;END IF;END PROCESS;PROCESS(CLK ,A)BEGINIF RISING_EDGE(CLK) THENIF A = '1' THENq <="11111111";ELSEq <="00000000";END IF;END IF;END PROCESS;END RTL;波形仿真图如下：方波发生器模块：4.2三角波的实现程序通过reset信号控制，当reset信号为1时，选通输出，为0时，有清零功能。

从零开始，并且在时钟脉冲的上升沿到来之后开始计数，每个时钟脉冲加1或减1，从0加到255，再从255 减到0，实现数字加1或减1的变换，从而实现三角波。

程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity delta isport(clk, reset: in std_logic;q: out std_logic_vector(7 downto 0));end delta;architecture behave of delta isbeginprocess(clk, reset)variable tmp: std_logic_vector(7 downto 0);variable a: std_logic;beginif reset='0' thentmp:="00000000";elsif clk'event and clk='1' thenif a='0' thenif tmp="11111110" thentmp:="11111111";a:='1';elsetmp:=tmp+1end if;elseif tmp="00000001" thentmp:="00000000";a:='0';elsetmp:=tmp-1end if;end if;end if;q<=tmp;end process;end behave;波形仿真图如下：三角波发生器模块：4.3二选一数据选择器的实现本程序通过0与1的选择来选通输出，当输入为0时，选通d0端口，及三角波输出，当输入为1时，选通d1端口，实现方波输出。

程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY select2_1 ISPORT (sel:IN BIT;d0,d1:in std_logic_vector(7 downto 0);q:OUT std_logic_vector(7 downto 0));END ENTITY select2_1;ARCHITECTURE one OF select2_1 ISBEGINPROCESS(sel)BEGINIF sel='0' THENq<=d0;ELSEq<=d1;end if;end process;end ARCHITECTURE one;波形仿真图如下：二选一数据选择器模块：4.4多波形信号发生器新建一工程，加载上述模块，利用原理图输入法生成整体多波形信号发生器。