基于Cyclon4的DVI HDMI高清视频转换器

。
DVI / HDMI 解码发送芯片外围电路 HDMI 发 送 芯 片 采 用 高 清 多 媒 体 HDMI1． 3
接口发送芯片 AD9889B 。 AD9889B 支持像素带 宽在 25 ～ 165MPixel / s 的 TMDS 链路， 支持高达 1 080p 的 高 清 电 视 格 式 和 高 达 UXGA 分 辨 率 （ 1 600 × 1 200 ， 60Hz） 的图像。该芯片具备 HDCP 支持功能， 可实现对 HDCP1． 2 协议所规定的受保 护内容的传输。另外， 其外围配置电路较少， 设计 灵活性较高， 通过配置引脚连接到 FPGA， 即可完
双通道 LVDS 信号通过输入接口送入 FPGA 主控 FPGA 主控芯片对该信号使用内部锁相环 芯片， 模块按 1∶ 7 的比率进行频率提升， 并用串并转换 器模块对其进行串并转换。当输入 LVDS 信号与 标准 LVDS 视频信号校对相符且都有效时开始接 收数据， 在时钟对位后开始采集 LVDS 信号， 并通 过串并转换成两组 24 位 RGB 数据。
①
0914 （ 修改稿） 收稿日期： 2015基金项目： 国家自然科学基金资助项目（ 60973095 ） ； 江苏省 36 ） ； 无锡市名师 产学研联合创新资金资助项目（ BY2014023工作室 （ 智 能 制 造 工 作 室） 专 项 资 金 资 助 项 目 （ 锡 教 高 职 ［ 2015］ 38 号）
图6

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并通过 FPGA 对视频数据进行复制处理， 从而确 保视频场数据为逐行的帧数据。 3． 3 DVI / HDMI 解码芯片的 TGMS 信号发送 DVI / HDMI 发送模块分别根据 DVI / HDMI 行 同步 信 号 的 时 序， 向 SDRAM 控 制 器 发 出 读 入 RGB 像素信号请求， 通过“乒乓操作 ” 读写的控 制， 两个 SDRAM 中存储的 RGB 值交 替 向 DVI / HDMI 发送 模 块 输 出［7］。 发 送 模 块 发 送 的 RGB 数据， 一路送 DVI 发送芯片 TFP410PAP 并转换为 TMDS 信 号 输 出， 另 一 路 送 HDMI 发 送 芯 片 AD9889B 并转换为 TMDS 信号输出。 TMDS 数据 链路的结构如图 7 所示。
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基于 Cyclon4 的 DVI / HDMI 高清视频转换器
刘媛媛
1， 2
冯宏伟
3
（ 1． 无锡科技职业学院机电学院， 江苏 无锡 214028 ； 2． 江南大学， 江苏 无锡 214122 ； 3． 无锡格林通安全装备有限公司， 江苏 无锡 214073 ）
摘
要
针对 LVDS 数字视 频 信 号 传 输 速 率 和 所 支 持 分 辨 率 不 高 的 问 题 ， 分 析 DVI 视 频 编 码 芯 片
TFP410PAP 和 HDMI 视频编码芯片 AD9889B 的结构和功能， 基于 Cyclon4 系列 EP4CE40 FPGA 硬件平 台设计了一种 LVDS 到 DVI / HDMI 的视频转换器。应用结果表明： 该视频转换器实现了双通道 LVDS 信 号到 DVI / HDMI 两路高清视频信号的转换 ， 支持 UXGA 分辨率， 确保了 DVI / HDMI 高清信号的输出。 关键词 视频转换器 TH89 FPGA LVDS 信号 A DVI / HDMI 接口 文章编号 10003932 （ 2015 ） 12138605 中图分类号 文献标识码
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成在不同工作方式下的多种配置。 AD9889B 的
外围电路如图 3 所示。
图3
HDMI 发送芯片 AD9889B 的外围电路
［6 ］ 此时处理模块会将有效数据存入缓存 。 素， 传入 FPGA 的 LVDS 视频信号是一对 4 组 7 位信号， 信号要在 SDRAM 中缓存， 然后再对其进
目 前， 常 见 的 数 字 视 频 接 口 方 式 有 LVDS、 DVI 及 HDMI 等。 LVDS 是一种低压差分信号接 口， 其 支 持 速 率 仅 有 230Mbit / s （ 即 SXGA 分 辨 LVDS 视频接口无法提供内容保护机 率） ； 而且， LVDS 视频接口主要应用在便携系统 制。因此， 不适用于大尺寸高分辨率的 的小尺寸显示器上， 桌面显示器。 DVI / HDMI 视 频 接 口 可 达 到 相对 于 LVDS， UXGA 分辨率， 高于高清电视所需分辨率。 同时， DVI 可由 HDCP 实现内容保护功能， 而 HDMI 自 DVI / HDMI 视频接口 身包含 HDCP 内核。 因此， 已 广泛应用于 DVD 播放器 、 有线 / 卫星电视机顶
图 1 高清视频转换器整体方案 FPGA 该视频转换器是以 为主控芯片的硬件 的码元串行序列。由于 TMDS 链路是串行信息编 根据 TMDS 链路的编码规则， 链路上的码元传 电路。FPGA 内部的 LVDS 接收器实现对 24 位双 码， 通道 LVDS 低压差分信号的接收， 然后把解码出 来的并行图像数据按照对应关系将每个像素的色 实现色彩空间的转换， 并 彩值解析到 RGB 空间， 将每个像素转换后的 RGB 值存储在 SDRAM 中， 依照视频输出所要求的分辨率， 再从 SDRAM 中 读取像素的 RGB 值， 并将 RGB 值转换为 TMDS 输率高达 1Gbit / s， 因此必须使用 TMDS 专用的发 即 像 素 的 RGB 值 由 送芯 片 发 送 TMDS 数 据 流 ，
［4 ， 5 ］
考虑到 DVI / HDMI 的图像分辨率较高， 必须 保证 TMDS 发送芯片与 FPGA 之间的传输带宽在 100MHz 以上， 因此 FPGA 的运行速率要足够快。 同时因 FPGA 和外围设备之间的交互比较多， 所 以要求 FPGA 有足够多的引脚。 由于采用的晶体 振荡器的时钟频率为 27MHz， 无法满足传输速率 所要求的 100MHz 以上， 因此需要 FPGA 内部带 为满足转换器的脱机工作， 需要 有锁相环。此外， 保证 FPGA 具备配置芯片。 另外， 考虑到转换器 ， FPGA 的占用面积和版本升级 要求 具有足够丰 富的内部资源。 综合 考 虑， 最 终 选 用 Cyclon4 系 列 型 号 为 EP4CE40 的 FPGA。该 FPGA 具有高速 LVDS I / O 端口， 其运行速率可达 640Mbit / s， 低速 LVDS I / O 端口的运 行 速 率 也 有 311Mbit / s； 共 有 484 个 引 其中包括 328 个可用引脚； 4 个锁相环； 支持 脚， 串行配置芯片； 逻辑单元有 39 600 个； 存储空间
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FPGA 从 SDRAM 中读取出来， 依据标准 VGA 时 然后经该芯片完 序发送到 TMDS 专用发送芯片， 成对每个像素 RGB 值的编码和并行到串行的转 再将其发送到 TMDS 链路， 最终提供给 DVI / 换， HDMI 视频端口显示［2］。 2 硬件电路 视频转换器的硬件结构如图 2 所示。24 位
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图4
DVI 发送芯片 TFP410PAP 的外围电路
图 5 VSEA 标准的数据时序 LVDS 首先将 信号经过串并转换后的第一帧 时对数据进行复制， 使偶数场转换为一帧完整的 图像 的 奇 数 场 数 字 视 频 信 号 数 据 依 次 存 入 SDRAM1 中， 如图 6 中的 W1 ， 同时 FPGA 通过算 法的控制， 对输入的每行数字信号进行复制 ， 此时 SDRAM2 处于视频输出状态 R1 。 若 SDRAM2 中 无数据， 输出状态表示等待， 同时也不进行数据写 入。然后， 当奇数场数据写入 SDRAM1 完成时， 控制切换到对 SDRAM1 的数据进行读取， 即图 6 中的 R2 状态； 接着将偶数场数据写入 SDRAM2 中， 即图 6 中的 W2 ， 在偶数行视频数据输入的同 图像。依此类推， 通过这种“乒乓操作 ” 的方式使 SDRAM1 和 SDRAM2 分别工作在读与写的状态 ，
DVI 发送芯片采用可兼容 DVI1． 0 规范的视 频编码芯片 TFP410PAP。 与 发 送 芯 片 AD9889B 一 样，TFP410PAP 支 持 像 素 带 宽 在 25 ～ 165MPixel / s 的 TMDS 链 路。 通 过 接 收 FPGA 发 送的 24 位 并 行 视 频 数 据、 时 钟 和 控 制 信 号， TFP410PAP 内部的 TMDS 模块将其转换成 3 路 RGB 数据信号和一路时钟信号。 TFP410PAP 具 2 有状态引脚配置和 I C 总线配置， 其外围电路如 图 4 所示。 3 FPGA 功能 3． 1 LVDS 信号的 RGB 解析 输入处 根据 VSEA 标准的数据时序 （ 图 5 ） ， 理模块在检测到 HSYNC 同步信号后开始计数， 并开始计算 Backporch 的长度， 由于每种图像格 式的 Backporch 长 度 是 确 定 的， 计 算 得 到 Backporch 的 值 也 就 可 以 确 定 输 入 视 频 的 格 式。 在 Backporch 计数后， 便可以得到一帧视频的有效像
［1 ］ 盒及高清电视等设备 。 笔者针对 LVDS 数字视频信号传输速率和分
辨率 不 高 的 问 题， 以 Cyclon4 系 列 EP4CE40 的 FPGA 为主控器件， 结合 DVI / HDMI 的视频编码 TFP410PAP 芯片 和 AD9889B ，设 计 LVDS 到 DVI / HDMI 的高清视频转换器。 1 高清视频转换器整体方案① 高清视频转换器整体方案如图 1 所示。 该视 频转换器以 24 位双通道 LVDS 信号作为待转视 频源， 采用双路方式传输， 奇数路和偶数路数据各 24 位（ 即 RGB 数据共计 48 位 ） ， 每个 RGB 基色 信号为 8 位数据。