微机原理 8086CPU介绍

5.1.2 最小方式下引脚定义和系统总线结构 三、 8282、8286和8284A
1．地址锁存器8282 ．地址锁存器 STB接8086CPU的 接 的 ALE引脚，利用 引脚， 引脚 ALE的下降沿锁存 的下降沿锁存 地址和BHE信号。 信号。 地址和 信号 OE为三态门的开启 为三态门的开启 信号。 信号。
5.1.1 两种工作方式下的公用引脚 两种工作方式下的公用引脚 公用控制总线
（1）MN/MX（输入）：工 作方式设置引脚。 （2）RD（输出）：读控制 输出信号，低电平有效。 （3）NMI（输入）：非可 屏蔽中断请求信号，上升沿 有效。 （4）INTR（输入）：可屏 蔽中断请求信号，高电平有 效。IF=1，允许；IF=0，屏 蔽。
5.1.1 两种工作方式下的公用引脚 两种工作方式下的公用引脚 公用控制总线
GND AD14 AD13 （5）RESET（输入）：复位 AD12 引脚，高电平有效。复位时， AD11 AD10 CPU结束当前操作，并对处 理器的标志寄存器、IP、DS、 AD9 AD8 SS、ES及指令队列进行清零 AD7 操 作 ， 将 CS设 置 为 0FFFFH 。 AD6 AD5 AD4 AD3 （ 6 ） READY （ 输 入 ） ： AD2 AD1 “准备好”信号引脚，高电 AD0 平有效，表明内存单元或I/O NMI 端口已经准备好。 INTR CLK GND
5.1.2 最小方式下引脚定义和系统总线结构 二、 最小模式下的24--31引脚 2. 最小模式下的24--31引脚
（7） M/IO（输出、三态）：存储器/I/O端口选择信号，这是 CPU区分进行存储器访问还是I/O访问的输出控制信号。 （8） WR（输出、三态）：写控制信号，低电平有效，与 M/IO配合实现对存储单元或I/O端口的写操作控制。 M/IO 0 0 1 1 RD 0 1 0 1 WR 1 0 1 0 操作类型 读I/O 写I/O 读存储器 写存储器
5.1 8086系统总线结构 8086系统总线结构
最小方式：只有一个微处理器8086 ，所有控制信号由 最小方式 8086产生。该模式适用于规模较小的微机应用系统。
最大方式：系统有两个或多个同时执行指令的微处理器， 最大方式 其中一个主处理器就是8086，其它的处理器称协处理器 （数值协处理器8087和输入/输出协处理器8089）。最大 模式用在中、大规模的微机应用系统中。
5.1.1 两种工作方式下的公用引脚 两种工作方式下的公用引脚
GND AD14 AD13 AD12 AD11 AD10 电源、接地引脚 ： VCC、 AD9 GND（1和20） AD8 AD7 AD6 时钟信号：CLK，方波信号， AD5 占空比约为33% AD4 AD3 AD2 AD1 20根地址/数据线； AD0 16根控制线，其中8根在两 NMI 种工作方式下名称和功能相 INTR 同。 CLK GND
01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
Байду номын сангаас
8086
VCC（5V） （ ） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） （ ） HLDA（RQ/GT1） （ ） WR（LOCK） （ ） M/IO（S2） （ ） DT/R（S1） （ ） DEN（S0） （ ） ALE（QS0） （ ） INTA（QS1） （ ） TEST READY RESET
5.1.2 最小方式下引脚定义和系统总线结构 二、 最小模式下的24--31引脚
（1） INTA（输出）：中断响应信号，低电平有效。 （2） ALE（输出）：地址锁存允许信号，高电平有效。 ALE信号不能被浮空。 （3） DEN（输出，三态）：数据允许信号，低电平有效。 （4）DT/R（输出、三态）：数据收/发控制信号。 （5） HOLD（输入）：总线保持请求信号，高电平有效。 （6） HLDA（输出）：总线保持响应信号，高电平有效。
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
S4 0 0 1 1
S3 0 1 0 1
8086
S4和S3功能表
VCC（5V） （ ） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） （ ） HLDA（RQ/GT1） （ ） WR（LOCK） （ ） M/IO（S2） （ ） DT/R（S1） （ ） DEN（S0） （ ） ALE（QS0） （ ） INTA（QS1） （ ） TEST READY RESET
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VCC（5V） （ ） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） （ ） HLDA（RQ/GT1） （ ） WR（LOCK） （ ） M/IO（S2） （ ） DT/R（S1） （ ） DEN（S0） （ ） ALE（QS0） （ ） INTA（QS1） （ ） TEST READY RESET
5.1.2 最小方式下引脚定义和系统总线结构 一、 最小模式下的典型配置 ＊ MN/MX接+5V； ＊ 一片8284——时钟发生器； ＊ 三片8282或74LS373——地址锁存器； ＊ 二片8286/8287——总线收发器。
5.1.2 最小方式下引脚定义和系统总线结构
8286作为16位数据收发器 作为16位数据收发器。 3片8282锁存20位地址信息和BHE ，2片8286作为16位数据收发器。 8282锁存20位地址信息和BHE 锁存20位地址信息和
5.1.1 两种工作方式下的公用引脚 两种工作方式下的公用引脚 公用控制总线
（7）TEST（输入）：测
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
8086
VCC（5V） （ ） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） （ ） HLDA（RQ/GT1） （ ） WR（LOCK） （ ） M/IO（S2） （ ） DT/R（S1） （ ） DEN（S0） （ ） ALE（QS0） （ ） INTA（QS1） （ ） TEST READY RESET
VCC（5V） （ ） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） （ ） HLDA（RQ/GT1） （ ） WR（LOCK） （ ） M/IO（S2） （ ） DT/R（S1） （ ） DEN（S0） （ ） ALE（QS0） （ ） INTA（QS1） （ ） TEST READY RESET
试信号引脚，低电平有 效。信号与WAIT指令结 合使用。 （ 8 ） BHE/S7 （ 输 出 、 三态）：高8位数据允许 /状态复用引脚。在T1状 态输出BHE，表示高8位 数据线D15～D8有效； 其他状态输出状态信号 S7（未定义）。
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VCC（5V） （ ） AD15 A16/S3 A17/S4 A18/S5 A19/S6 BHE/S7 MN/MX RD HOLD（RQ/GT0） （ ） HLDA（RQ/GT1） （ ） WR（LOCK） （ ） M/IO（S2） （ ） DT/R（S1） （ ） DEN（S0） （ ） ALE（QS0） （ ） INTA（QS1） （ ） TEST READY RESET
第五章 8086CPU总线结构和时序
5.1 8086系统总线结构 5.2 8086系统总线时序
5.1 8086系统总线结构 8086系统总线结构
两级总线：微处理器级总线——CPU的输入输出引脚； 系统级总线——CPU通过微处理器级总线和其它逻辑电 路连接组成主机板系统，形成系统级总线。 总线控制逻辑：微处理器级总线和系统级总线之间的接 口逻辑电路。 总线周期：8086CPU通过总线对存储器和I/0接口进行一 次访问所需的时间，一个基本的总线周期包括4个时钟周 期。
5.1.1 两种工作方式下的公用引脚 两种工作方式下的公用引脚 地址/数据总线
当前使用的 段寄存器 ES SS CS DS
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
5.1.1 公用引脚 公用控制总线
利用BHE信号和 信号和AD0信号，可知系统当前的操作类型。 信号， 利用 信号和 信号 可知系统当前的操作类型。
操作 BHE 读/写偶地址的一个字 0 读/写偶地址的一个字节 1 读/写奇地址的一个字节 0 读/写奇地址的一个字 第一个总线周期读/写低字节 0 第二个总线周期读/写高字节 1 AD0 0 0 1 1 0 所用引脚 AD15～AD0 AD7 ～AD0 AD15～AD8 AD15～AD8 AD7 ～AD0
VCC
MN/MX
VCC
RD
8284
RES
WR CLK READY RESET M/IO ALE 地址总线 A19-A16 BHE AD15-AD0 地址/ 地址/数据 STB
BHE
地址总线
8282
存储器 8286 8286 或8287
T T OE OE
I/O
8086
DT/R DEN
数据总线
8086最小方式系统的系统总线结构
5.1.1 两种工作方式下的公用引脚 两种工作方式下的公用引脚 地址/数据总线
⑴ AD15～AD0（双向， ～ （双向， 三态） 三态） 低1 6 位 地址/ 数据的复 用引脚线，分时复用。 ⑵ A19/S6～A16/S3 ～ 输出、三态） （输出、三态） 地址/状态复用引脚。 S6总为低电平；S5反映 当前允许中断标志的状 态；S4、S3指示当前所 使用的段寄存器。
8086CPU共有40根引脚线， 其中32根在两种方式下名称 和功能相同。
01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20
8086
40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
01 02 03 04 05 06 07 08 09 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21