基于ATE 93000高速数字通信测试技术研究
一种基于V93000的高速缓冲器测试方法
电子质量2020年第11期(总第404期)作者简介院张一圣(1995-)，男，硕士，2019年毕业于南京林业大学仪器仪表工程专业，现任职于中国电子科技集团中科芯集成电路有限公司(58研究所)检测事业部，主要研究方向为IC 测试。
一种基于V93000的高速缓冲器测试方法A High Speed Buffer Test Based on V93000张一圣,武新郑,张兴(中科芯集成电路有限公司,江苏无锡214035)Zhang Yi-sheng,Wu Xin-zheng,Zhang Xing (China Key System &Integrated Circuit Co.,Ltd.,Jiangsu Wuxi 214035)摘要：普通的缓冲器芯片频率大多只有1~20MHz，但是随着科学技术的不断发展，缓冲器芯片都朝着高速方向发展。
这样对于保障芯片质量的集成电路测试而言也提出了新的要求。
该文以TI 公司的SN74LVC 2T45为例，该芯片最大频率可达210MHz，针对功能测试、部分直流测试、交流测试三个方向，介绍了一种基于V93000测试机台的高速缓冲器测试方法。
关键词：高速缓冲器；V93000；ATE 测试中图分类号：TN407;TN79文献标识码：A文章编号：1003-0107(2020)11-0026-04Abstract:The frequency of common buffer chips is only 1~20MHz,but with the continuous development of science and technology,buffer chips are developing in the direction of high speed.This also puts forward new requirements for IC testing to ensure chip quality.Taking the SN74LVC2T45of TI company as an example,the maximum frequency of the chip can reach 210MHz.Aiming at the three directions of function test,partial DC test and AC test,this paper introduces a test method of high speed buffer based on V93000tester.Key words:High Speed Buffer;V93000;ATE Test CLC number:TN407;TN79Document code:AArticle ID ：1003-0107(2020)11-0026-040引言SN74LVC2T45是一款高频率，低功耗的双电源高速缓冲器。
基于ATE的高速DAC射频参数SFDR测试技术优化
现代电子技术Modern Electronics TechniqueJan. 2024Vol. 47 No. 22024年1月15日第47卷第2期0 引 言数模转换器（Digital to Analog Converter, DAC ）是一种将输入的数字信号按照一定的规则转换成相应的模拟信号的电路，广泛应用于计算机、数字通信、自动控制、数字信号处理和多媒体等领域[1‐3]。
DAC 属于数模混合电路，相较于单纯的数字电路或模拟电路，测试条件更为复杂，测试难度更加突出。
对DAC 电路进行测试，既需要应对高速变化的数字信号，又需要采集高质量的模拟信息，测试所需信号的稳定性、精确度及抗干扰能力远高于单纯的数字或模拟电路[4‐5]。
测试所用的集成电路自动测试设备（ATE ）是一款可扩展型平台，融合了数字测试、模拟测试和射频测试等资源，能够满足高速DAC 测试的需求[6‐7]。
本文以一款高速数模转换器电路DACXX 为测试对象，介绍了DAC 电路的工作原理和测试方法；然后通过优化DAC 数据码、改进ATE 测试板卡PCB 等方法，优化了测试指标，使得SFDR 等高频DAC 动态类参数指标接近或达到实装测试值，从而提高ATE 机台上测试高速DAC 射频参数的可靠性。
1 电路介绍DACXX 是一款低功耗、高动态范围的四通道16位数模转换器（DAC ），采样率高达1.25 GSPS 。
如图1所DOI ：10.16652/j.issn.1004‐373x.2024.02.004引用格式：沈锺杰，张一圣，孔锐，等.基于ATE 的高速DAC 射频参数SFDR 测试技术优化[J].现代电子技术，2024，47（2）：16‐20.基于ATE 的高速DAC 射频参数SFDR 测试技术优化沈锺杰， 张一圣， 孔 锐， 王建超（中国电子科技集团公司 第五十八研究所， 江苏 无锡 214035）摘 要： 利用集成电路自动测试设备（ATE ）测试高速DAC 射频参数时，由于ATE 测试板PCB 走线较长、损耗较大以及机台提供的信号抖动比实装大等原因，导致ATE 上高速DAC 射频参数测试指标低于实装测试值。
高速铁路ATO系统增加自动折返功能的方案研究及实验验证
DOI: 10.3969/j.issn.1673-4440.2023.08.001高速铁路ATO系统增加自动折返功能的方案研究及实验验证吴培栋1，2，王 硕1，2，张友兵1，2（1．北京全路通信信号研究设计院集团有限公司，北京 100070；2．北京市高速铁路运行控制系统工程技术研究中心，北京 100070）摘要：为进一步扩展高速铁路A T O系统的自动化范围，简要分析高速铁路自动折返运营场景，基于高速铁路A T O系统，提出一种增加自动折返功能的方案，并对地面设备、首端车载设备、尾端车载设备的接口及功能进行定义和分配，针对自动折返过程中的不同状态转换进行描述。
基于半实物仿真平台，对方案进行实验验证，结果证明其有效性。
关键词：高速铁路ATO系统；自动折返；首尾通信；状态转换；方案研究中图分类号：U284.48 文献标志码：A 文章编号：1673-4440(2023)08-0001-07Research on Scheme and Experimental Verification of AddingAutomatic Turn-back Function Based on High-speed Railway ATOWu Peidong1, 2, Wang Shuo1, 2, Zhang Youbing1, 2(1. CRSC Research & Design Institute Group Co., Ltd., Beijing 100070, China)(2. Beijing Engineering Technology Research Center of Operation Control Systems for High Speed Railways, Beijing 100070, China)Abstract: To further extend the automation scope of the high-speed railway ATO system, a brief analysis of the high-speed railway automatic turn-back operation scenario is presented. Based on the high-speed railway ATO system, a scheme is proposed to add the automatic turn-back function, and the interfaces and functions of the ground equipment, the head on-board equipment and the tail on-board equipment are defined and assigned. The different state transitions during the automatic turn-back process are described. Based on the semi-physical simulation platform, the scheme is experimentally verifi ed and the results prove its eff ectiveness.Keywords: high speed railway ATO system; automatic turn-back; head and tail communications; state transition; research on the scheme收稿日期：2023-04-07；修回日期：2023-08-06基金项目：国家自然科学基金项目 (U1934221)第一作者：吴培栋（1982—），男，高级工程师，硕士，主要研究方向：列控车载设备关键技术与方法，邮箱：wupeidong@ 。
基于93000ATE系统的高速高分辨率ADC集成芯片测试技术研究
动态参数
信噪比(SNR)、总 的谐波失真(THD) 、有效位数 (ENOB)、无杂散 动态范围(SFDR)、 信号噪声失调比 (SNDR)、动态范 围（DR）、交调 失真(IMD)、输入 带宽等等。
ADC相关测试理论
ADC静态参数测试---码密度直方图测试法 ADC动态参数测试---FFT测试法 相关采样定理--- F in M
ADC输入电路设 计
ADC 单端输入
ADC 差分输入
测试方案设计与实现
ADC输入电路设 计
阻容无源网络
变压器
放大器
测试方案设计与实现
ADC时钟电路设 计
测试方案设计与实现
可能的信号源
可能的时钟源
测试方案设计与实现
测试方案最终版schematic
测试结果与工作总结
Filter测试结果
dB(S(1,1))
噪声幅度
量化噪声
总噪声
测试输入信号噪声
输入信号等 效噪声
ADC相关测试理论
输入时钟对ADC测试性能的影 响
1
SNR jitter 20 log10[ 2ft j ]
测试方案设计与实现
测试用ADC----AD9233
• 分辨率为12bit、最高采样速率为125MHz、输入 带宽为650MHz
测试方案设计与实现
5 0 -5 -10 -15 -20 -25
0
0 -20 -40 -60 -80 -100 -120
0
0
-20
dB(S(2,1))
-40
-60
-80
100
200
300
freq, MHz
-100
400
500
基于ATE93000高速数字通信测试技术研究的开题报告
基于ATE93000高速数字通信测试技术研究的开题报告一、研究背景和意义随着数字通信技术的不断发展，高速数字通信系统已经成为现代通信领域的重要组成部分。
在数字通信系统中，高速数字通信测试技术是确保系统性能的关键因素。
随着通信系统的带宽不断提高，测试要求也越来越高。
ATE93000高速数字通信测试技术可以在保证精确度的同时实现高速数据传输，是测试高速数字通信系统的首选技术。
本文将研究ATE93000高速数字通信测试技术，探讨其在数字通信测试中的应用。
通过深入分析ATE93000高速数字通信测试技术的性能和参数，了解其在数字通信测试中的优势，为数字通信测试技术的研究和应用提供指导意义。
二、研究内容和方法1. 研究ATE93000高速数字通信测试技术的基本原理和测试流程，了解其各项性能指标和参数。
2. 分析ATE93000高速数字通信测试技术的优缺点，探讨其在数字通信测试中的应用。
3. 通过实验验证ATE93000高速数字通信测试技术的精度和可靠性。
4. 探讨ATE93000高速数字通信测试技术在未来数字通信测试中的发展趋势以及未来的研究方向。
三、预期成果通过对ATE93000高速数字通信测试技术的研究，预期实现以下成果：1. 深入了解ATE93000高速数字通信测试技术的基本原理和测试流程，掌握其各项性能指标和参数。
2. 分析ATE93000高速数字通信测试技术的优缺点，并探讨其在数字通信测试中的应用。
3. 实验验证ATE93000高速数字通信测试技术的精度和可靠性。
4. 结合未来数字通信技术的发展趋势，探讨ATE93000高速数字通信测试技术的未来发展方向。
四、研究实施计划1. 第一年：研究ATE93000高速数字通信测试技术的基本原理和测试流程，并分析其在数字通信测试中的应用。
2. 第二年：通过实验验证ATE93000高速数字通信测试技术的精度和可靠性，分析实验结果并探讨研究方向。
3. 第三年：结合未来数字通信技术的发展趋势，探讨ATE93000高速数字通信测试技术的未来发展方向。
高精度GNSS网数据处理关键技术研究
高精度GNSS网数据处理关键技术研究汇报人:日期:目录CONTENCT •GNSS网数据处理概述•高精度GNSS网数据采集•高精度GNSS网数据预处理•高精度GNSS网数据解析与建模•高精度GNSS网数据可视化与结果分析•总结与展望01GNSS网数据处理概述GNSS网数据处理的概念全球导航卫星系统（GNSS）是一种利用导航卫星进行测时和测距的系统，包括美国的GPS、俄罗斯的GLONASS、欧洲的Galileo和中国的BDS等。
GNSS网数据处理是指对多个GNSS接收机采集的数据进行加工、处理和分析，以获得高精度的位置和时间信息。
GNSS网数据处理的研究现状基于最小二乘法或卡尔曼滤波等数学方法，进行数据平滑、周跳探测和修复等处理。
人工智能和机器学习方法的应用近年来，深度学习、神经网络等人工智能方法逐渐被引入GNSS数据处理领域，以提高数据处理效率和精度。
高精度位置信息在军事、交通、测量等领域具有广泛应用价值。
GNSS网数据处理技术的不断提升，有助于提高导航定位系统的性能和可靠性。
在智能交通、无人驾驶等领域，高精度GNSS网数据处理技术是实现安全、高效导航的关键。
GNSS网数据处理的重要性02高精度GNSS网数据采集接收机性能接收机类型接收机校准高精度的GNSS接收机应具备高性能的信号接收、处理和存储能力，以满足对高精度测量数据的需求。
根据应用需求，可选择不同类型的高精度GNSS接收机，如单频接收机、双频接收机、实时动态接收机等。
为确保测量精度，高精度GNSS接收机需定期进行校准和维护，以确保其正常运转和准确测量。
高精度GNSS接收机80%80%100%观测站的选择与布置为保证高精度的测量结果，观测站应选择在远离干扰源、遮挡物和多路径效应的地方。
根据实际需求和测量任务，确定合适的观测站数量，以确保覆盖范围和测量精度。
为提高测量精度和可靠性，观测站应布置在合理的位置，避免形成闭合环路或冗余观测。
观测站位置观测站数量观测站布置数据采集方案数据传输与存储数据筛选与处理数据采集的方法与流程为确保数据安全和可靠性，观测数据应通过可靠的传输方式及时传输到数据中心进行存储和处理。
基于ATOLL无线网规仿真软件的铁路枢纽GSM-R无线网络规划方案验证
基于ATOLL无线网规仿真软件的铁路枢纽 GSM-R无线网络规划方案验证发布时间：2021-06-08T14:16:31.197Z 来源：《基层建设》2021年第4期作者：蒋桃[导读] 摘要：铁路枢纽GSM-R系统是枢纽内各种移动业务的承载平台。
中铁二院通号院四川成都摘要：铁路枢纽GSM-R系统是枢纽内各种移动业务的承载平台。
对枢纽内GSM-R无线网络进行整体规划，可以有效的整合枢纽内GSM-R系统资源并提高其通信质量。
软件仿真作为现代化无线通信网络规划手段，能够对无线网络性能进行较好的模拟。
本文以重庆铁路枢纽东环线接轨渝贵铁路珞璜南站这一交叉并线区段为例，利用ATOLL无线网规仿真软件对该区段GSM-R无线网络规划方案进行验证，并利用仿真结果指导完成规划方案的优化。
关键词：ATOLL无线网规仿真软件；铁路枢纽；GSM-R系统；铁路枢纽GSM-R系统是枢纽内各种移动业务的承载平台，按照铁路总公司中长期发展规划，以及枢纽总图规划的基本框架，紧密结合铁路运输生产的实际需要，对枢纽内GSM-R无线网络进行整体规划，可以有效的整合枢纽内GSM-R系统资源并提高其通信质量，为铁路移动业务提供高效可靠的移动通信平台。
软件仿真作为现代化无线通信网络规划手段，能够对无线网络性能进行较好的模拟。
利用仿真软件对铁路枢纽GSM-R无线网络规划方案进行验证，能够大大的提高规划方案的可靠性以及提高规划方案优化工作的效率。
一、铁路枢纽GSM-R无线网络规划1、规划目的（1）指导枢纽内新建铁路GSM-R系统和既有线改造GSM-R系统工程的实施，预留发展条件。
（2）通过对枢纽内GSM-R无线网络基站控制器（BSC）设置、基站（小区）布局、邻区关系、短号码编号的规划，实现各线路之间无线网络的合理衔接，优化通信基站设施资源配置，减少工程废弃和相互影响。
（3）合理配置枢纽内GSM-R无线网络频率，消除各线路无线网络之间的频率干扰，实现GSM-R无线网络资源共享，保障GSM-R系统服务质量。
一种高速Serdes接口测试的ATE设计
Ａｂｓｔｒａｃｔ：TWith the rapid development of the integrated circuit industry, standard serial interfaces such as PCI-Express bus, 100 GBASE Ethernet, OIF-CEI backplane transmission are widely used in integrated circuits, and the interface transmission rate has reached 16 Gbps to 56 Gbps. The mainstream integrated circuit automatic test equipment in the market is no longer able to meet such high-speed Serdes interface test requirements. Therefore, in order to ensure full speed testing and high coverage parameter level testing of Serdes interface, a new automatic testing system is designed in this paper. With combines automatic test equipment (ATE) and BERT to test key parameters such as eye diagram, jitter, ber and jitter tolerance of high-speed Serdes interface, and improves chip test coverage and result reliability. Ｋｅｙ ｗｏｒｄｓ：serdes; ATE;BERT; loopback; SmarTest; SCPI
TC9召开第十次全会“LTE数字移动通信系统电磁兼容性要求和测量方法”等多项标准草案通过审查
精度时间 ／ 相位 同步 ，希望进一步推进相 关标准化 工作 。
Ｔ Ｃ９召 开 第 十 次 全 会 “ ＴＥ数 字 移 动通 信 系 Ｌ
统 电磁兼容性要 求和测量方法” 等 多项标准草 案
ＴＣ ６接 入 网工 作 组 第 ３ ０次 会 议 召 开
２１ ０ ０年 ３月 ３ ０日至 ４月 １日，传送网与接入网技术工
通 过 审 查
２１ ０ ０年 ３月 ３ ０日 ～４月 １日，电磁环境 与安全 防护技 术
作委员会接入网工作组第 ３ ０次会议在南昌召开 ，共有 ２ ４家
单位 的 ６ ８名代 表参加 了此次会 议。 会议 审查 并通过 了两 项行标 草 案 “ 接入 网技 术要 求 一
会议还讨论 并通过 了国标项 目 “ 无线电噪 声测量方法 ” 的征 求意见稿 。最 后 ，工 作组就 本年 度研 究方 向和重点 进 行 了讨 论 ，将在 后续 的会 上讨论 相 关立项 建议 。
分离 器动态 响应技 术要 求及测 试方 法” 的送 审稿 ，讨 论并
通过 了一项 国标 “ 基于 以太网方式 的无源光 网络（ Ｐ Ｅ ＯＮ） 技 术 要求 ”和 一项行标 “ 接入 网设备测试 方法 ＧＰ ＯＮ系统互 通 性”的征 求意见稿 ，讨论并通过 了一项通信标准类技术报 告 “ 采用密集波分复用 （ ＷＤＭ ） 技术 的无源光 网络”的征求 征 求意见稿 ，讨论并通过 了两项研究报告 “ Ｐ ／ ＯＮ光 Ｅ ＯＮＧＰ
同 曩Ｉ 毒‘ ｉ Ｉ －
ＬＥ Ｔ 系统与ＷＬ 共存研究 ” 多个研究课题进行 了讨论 ， ＡＮ 等 其
Ｅ ＯＮ ＧＰ Ｐ ／ ＯＮ系统承载 Ｔ Ｍ 业务”和 “ Ｄ 数字用户线 （ Ｓ Ｄ Ｌ）
基于FPGA和ARM的高精度GNSS授时系统
秒抖动的存在导致钟差测量数据中错误的测 量数据与正 常 测 量 数 据 相 比 明 显 偏 大 或 偏 小,称 为 野 值,所 以 在 滤 波 前 要 考 虑 探 测 野 值 并 剔 除。 然 后 采 用 滑 动 平 均 滤 波 法 ,将 剔 除 野 值 后 连 续 采 集 到的 N 个值看作一个队列,将队列中的 N 个数据 进行算术 平 均 后,得 到 一 个 新 的 数 据。之 后,每 次 采样到一个 新 数 据,放 入 队 尾,并 删 除 原 队 首 的 数 据;最后将新的数据作为滤波结果 。 [12] 这不但可以 实 现 滤 波 处 理 ,而 且 对 较 大 的 跳 变 也 有 很 好 的 抑 制 作用。
3 秒抖动处理
多模定位模块接收到的卫星信号由于传输距 离长,易受干 扰,输 出 的 秒 脉 冲 前 沿 抖 动 较 大,定 时精度大 约 在 50ns,且 易 出 现 野 值 。 [9-11] 若 将 此 信号直接作 为 驯 服 铷 原 子 钟 的 参 考 信 号,则 对 驯 服输出信号 的 稳 定 性 影 响 较 大,不 能 在 短 时 间 内 获得较高的 频 率 稳 定 度,且 授 时 精 度 及 同 步 精 度 都很差,所以 要 对 多 模 定 位 模 块 输 出 的 秒 信 号 进 行抖动处理。
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TRKOUT
> Channels are differential
> Card has 4 diff. channels - 2 drive channels - 2 receive channels
> Card has 2 lanes - 1 drive and 1 receive
Pin Scale HX board
4:1 / 2:1 MUX
Jitter insertion
Amp
Loopback
4:1 / 2:1 DeMUX
TERM/nDRV
Comp
Jitter Modulation
4:1 / 2:1 MUX
Jitter insertion
AmpLeabharlann Loopback4:1 / 2:1 DeMUX
Loadboard的验证与评估
➢ 顶层四层采用Rogers板材，用于Gb/s高速信号走线； 其它层采用FR4板材；
➢ 采用12.2mil线宽，做50阻抗控制；
➢ 对走线和SMP连接器利用V93k对信号测试通路中额
外插入0、5、10、15、20cm长的走线进行测试验
证。
30101
SMP
30103 30102
)
) Pogo 通 )道
>
PinScale HX
)
) > Pogo通道
(800M to 12.8G)
SMP SMP
电源
) > SMP SMP 方案二
93K 机台
Socket1
DUT
Socket2
DUT
Loadboard
重庆邮电大学毕业设计答辩
基于ATE Serdes接口测试内容
功能&参数
① 功能测试 ② DC参数测试
TERM/nDRV
Comp
Jitter Modulation
Buf
Clock Synthesizer
Controler
Load Board
Drive
HD1+ HD1-
1 differential channel
HR1+ Receive
HR1-
HD2+ HD2-
Drive
Receive
HR2+ HR2-
基于ATE 93000高速数字通信测试 技术研究
论文主要内容
1 Gb/s高速IO的应用及测试面临挑 战
2 V93k Gb/s高速IO测试资 源
3 Gb/s高速IO测试LB设计
4 Serdes接口测试方案及数据分析
重庆邮电大学毕业设计答辩
论文主要内容
1 Gb/s高速IO的应用及测试面临挑 战
重庆邮电大学毕业设计答辩
课题研究的背景及意义
➢ 背景： 1.传统的以PCI为代表的并行接口技术，已不能 满足日益增长高速数据的传输要求。 2.以Serdes接口为主的串行通信技术逐步成为一 种通用的高速IO接口标准。
➢ 意义： 半导体的技术的高度发展给具有高速Serdes接 口芯片测试带来更加严峻的挑战和迫切要求。 对这类芯片测试技术的研究也就显得具有现实意 义。
重庆邮电大学毕业设计答辩
Gb/s高速IO测试LB设计
➢ 需要充分考虑LB走线具备足够范围的通带带宽；
➢ 连接器、Relay、socket； ➢ 焊盘、管脚、封装外壳、绑定线等 ➢ 通孔残端可造成天线效应； ➢ PCB材料和叠层结构； ➢ 电源完整性问题； ➢ BGA引脚下的走线；
重庆邮电大学毕业设计答辩
抖动测试
时间&电平测试
① 抖动测试 ② 眼图测试 ③ 抖动眼图测试
① AC参数测试 ② 接收端灵敏度测
试
BIST和并行环回模式
重庆邮电大学毕业设计答辩
基于ATE Serdes接口测试测试方法
功能参数测试
Per-Pin结构、 Multiport环境
抖动、眼图测试
二维的芯片参数图形 分析方法 （Spec Search ）；
SMP SMP
Cable
Length 0cm 5cm 10cm 15cm 20cm. LB Trace
30104
SMP
重庆邮电大学毕业设计答辩
论文主要内容 4 Serdes接口测试方案及数据分 析
重庆邮电大学毕业设计答辩
基于ATE Serdes接口测试方案
方案一
> PinScale 3600
> > (200 M to3.6G )
➢ 利用数个地pogo环绕信 号pogo的方式。可以产 生一个阻抗可调的垂直通 道，同时，地pogo也为 信号pogo的信号提供屏 蔽和信号返回路径的作用；
70 mil Swell Microstrip Gnd 100 mil Swell (Everying Else) 29mil drill/40mil pad Microstrip Trace
➢ PRBS码流的生成器/校验器，可用于BIST自测； ➢ SERDES带有低功耗CML缓冲，可以与光收发器、同
轴电缆、屏蔽双绞线及FR-4类的高速背板连接； ➢ 可编程的发送端预加重可改善收端的眼图开度；
重庆邮电大学毕业设计答辩
Gb/s高速IO测试LB设计
➢ pogo pin的问题
➢ 传统pogo pin方法， pogo表面谐振现象会限 制信号带宽，当信号带宽 达到一定频率时，信号会 产生比较大的衰减；
重庆邮电大学毕业设计答辩
论文主要内容 3 Gb/s高速IO测试LB设计
重庆邮电大学毕业设计答辩
被测芯片及其Serdes IP核描述
➢ 被测芯片P50主要用来验证TSMC 65GP工艺、 FlipChip封装、高速DDR2/DDR3、高速Serdes、高 速Memory等关键技术及IP；
➢ PCI-E Gen2总线集成两对Serdes接口，可编程的串 行数据速率从2.5Gbps到5Gbps，并带8B/10B的编 解码；
重庆邮电大学毕业设计答辩
Gb/s高速IO的应用及测试挑战：
挑战： 1：技术方面； 2: 测试成本：机台资源，误码率测试时间长。
重庆邮电大学毕业设计答辩
论文主要内容 2 V93k Gb/s高速IO测试资 源
重庆邮电大学毕业设计答辩
V93k Gb高速IO测试资源
PS3600数字板卡的功能框图
重庆邮电大学毕业设计答辩
V93k Gb高速IO测试资源
❖ PS HX 板卡的功能框图
To / from PinSc Caolrtaedo3Ch6an0nel0sdigital channels
DUT
Load Board
LD1[3:0] LD1CLK
LD1EN LR1[3:0] LR1CLK
LD2[3:0] LD2CLK
LD2EN LR2[3:0] LR2CLK