电子密码锁电路

电子密码锁电路

Standardization of sany group #QS8QHH-HHGX8Q8-GNHHJ8-HHMHGN#

电子技术课程设计报告

——设计课题：电子密码锁电路

学院：电子信息工程学院

专业班级：电气081502班

姓名：韦福民

学号：

指导老师：闫晓梅

2010年12月

一.设计任务与要求：

设计一个电子锁及门铃电路，设计任务与要求：

1、其密码为8位二进制代码，开锁指令为串行输入码；

2、开锁输入码与密码一致时，锁被打开；

3、当开锁输入码与密码不一致时，则报警；

4、设置一个系统复位开关，所有的时间数据用数码管显示出来

二.总体框图

1．这是一个由555组成的单稳态触发器，可以产生暂稳态脉冲，通过控制开关的闭合就可以产生所需要的脉冲。

2．通过74LS164组成的移位寄存器向电路串行输入密码。

3．由两个74LS85组成的比较器用来预置和比较密码。

4．由74LS192组成的计数器用于记录输入输入密码个数。

5．该振荡器是由555定时器组成的多谐振荡器，多谐振荡器的功能实现一个周期为1S的脉冲信号。

6．由2个74LS192组成的减法计时器用于限制输入密码的时间。

三．所用的器件和原理

1．定时器555

定时器555是一种多功能集成电路，只要在外部接上几个电阻电容，就可以组成施密特触发器、单稳态触发器和多谐振荡器。定时器555内部结构框图、符号图和功能表如下。

图1-1 555管脚图

图1-2 LM555CN的内部原理图

表1-1 LM555CN的逻辑功能表

R VI1 VI2 V0 TD状态

0 x x 低导通

1 >2/3Vcc >1/3Vcc 低导通

1 <2/3Vcc >1/3Vcc 不变不变

1 <2/3Vcc <1/3Vcc 高截止

1 >2/3Vcc <1/3Vcc 高截止

555定时器有二个比较器C1和C2，有一个RS触发器，R和S高电平有效。三极管VT1对清零起跟随作用，起缓冲作用。三极管VT2是放电管，将对外电路的元件提供放电通路。比较器的输入端有一个由三个5kW电阻组成的分压器，由此可以获得和两个分压值，一般称为阈值。555定时器的1脚是接地端GND，2脚是低触发端TL，3脚是输出端OUT，4脚是清除端Rd，5脚是电压控制端CV，6脚是高触发端TH，7脚是放电端DIS，8脚是电源端VCC。

2.移位寄存器74LS164

移位寄存器除了具有寄存数码的功能外，还具有移位功能，即在移位脉冲作

用下，能够把寄存器中的数依次向右或向左移。它是一个同步时序逻辑电路,根据移位方向，常把它分成左移寄存器、右移寄存器和双向移位寄存器三种；根

据移位数据的输入－输出方式，又可将它分为串行输入－串行输出、串行输入－

并行输出、并行输入－串行输出和并行输入－并行输出四种电路结构

图2-1 74LS164引脚图

74LS164是8位串入并出的移位寄存器，其内部结构与引脚排列如下图。74LS164由8个具有异步清除端的SR触发器组成，具有时钟端CP、清除端CLK、串行输入端A和B、8个输出端。

图2-2 74LS164的内部逻辑电路图

输入端A和B之间是与逻辑关系，当A和B都是高电平时，相当于串行数据端接高电平，而其中若有一个是低电平就相当于串行数据段接低电平，一般将A和B端并在一起使用。下表为74LS164的功能表。

表2-1 74LS164的功能表

从其功能表可以看出，只要CLK端输入低电平，移存器无条件清 0。只有当CLK端接高电平，CP上升沿到达时，电路才可能按AB设置的方式执行移位或置数操作：AB=11时，AB=01或AB=10时移入0。

3．数据比较器 74LS85

在一些数字系统当中经常要求比较两个数值的大小。为完成这一功能所设计的各种逻辑电路统称为数值比较器。

例如，是两个4位二进制数A3A2A1A0和B3B2B1B0,进行比较的话，应该

首先比较高位的A3和B3，如果A3＞B3,那么不管其他几位数码各为何值，肯定A＞B．反之，若A3＜B3，则不管其他几位数码为何值，肯定A＜B。如果A3﹦B3，

这就必要通过比较下一位数A2和B2的大小来判断A和B的大小了。依此类推，

肯定能比较出结果来。

图3-1 74LS85内部结构图

图3-2 74LS85的管脚图

表3-1 74LS85的功能表

74LS85是集成4位比较器，它还有级联输入端，通过级联输入端可以连接成8位、16位或更高位数的比较器。由其功能表可以看出，该比较器判断顺序为从高位到低位，若它们都相等，就判断级联信号。

4．计数器 74LS192

图4-1 74LS192的引脚图

图4-2 74LS192内部结构与引脚排列

74LS192是十进制同步加／减法计数器，采用8421BCD码编码，具有直接清零、异步清零功能，表4-1为其功能表。

表4-1 74LS192的功能表

由功能表可以看出，当LD=1，CR=0，CPD=1时，如果有时钟脉冲加到CPU 端，则计数器在预置数的基础上进行加法计数，当计到9（1001）时，CO端输出进位下降沿跳变脉冲；当LD=1，CR=0，CPU=1时，如果有时钟脉冲加到CPD 端，则计数器在预置数的基础上进行减法计数，当计到0（0000）时，BO端输出借位下降沿跳变脉冲。

5.基本器件

与门、非门和或门的符号和功能表如下：