第五章并行口
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MCS-51单片机外部并行接口扩展技术
教学要求：
本章介绍了单片机并行接口扩展技术的工作原理、 特点及应用实例。要求掌握系统扩展方法、键盘及显 示器原理、A/D和D/A转换电路的原理及扩展应用；了 解常用典型并行接口器件应用，在实际中使用它们。
第5章 MCS-51单片机外部并行接口扩展技术
5.1 系统总线扩展及编址技术
5.2 存储器扩展 5.3 并行口扩展 5.4 键盘/显示器接口扩展技术 5.5 模拟量I/O通道 5.6 开关量I/O通道 5.7 本章小结
第5章 MCS-51单片机外部并行接口扩展技术
教学提示：MCS-51单片机并行接口扩展技术是单
片机应用的重要部分。并行接口扩展主要包括系统扩 展、键盘及显示器原理和应用、A/D及D/A转换电路的 设计与实现和开关量输入/输出通道的设计。了解并 行接口扩展技术的工作原理和特点，并在实际中使用 它们，是单片机设计与应用的重要组成部分。
管脚兼容、使用与SRAM一样，但有电源低写保护，自动电源 切换电路等!(教材P123-P124)
IDT7132引脚图
IDT7132典型应用图
并行EEPROM(E2PROM) 28C16、28C17、28C64等
特点： 掉电保护数据，即非易失性； 多缓冲结构，写入时可页写！写入时，有页加载（MOVX操 作）＋页存储（几个毫秒）； 写入时数据存储结束可通过数据查询（最高位D7编程时反 向状态，编程结束后，恢复正确的数据）或忙状态判断； 读出时，与普通ROM一样（方法及速度）； 可作RAM使用（写入低速），也可作ROM使用！
读RAM时序
写RAM时序
RAM扩展
读写的执行过程： 读RAM： /PSEN取指－－指令（ROM中）通过P0口入CPU－－ P2P0提供RAM地址－－/RD有效－－RAM中的数据通 过P0口入CPU。
第5章 MCS-51单片机外部并行口扩展技术-5.3并行口扩展
377(2)
0
1
74LS377 具有“使能” 具有“使能”控制端的锁存器
扩展8位并行输入 输入口 2. 扩展8位并行输入口
0 0
0
A15 P2.7 0 1
A14 P2.6 0 0
A13 P2.5 0 1
A12 P2.4 0 1
2…P0.7 0….0 1….1
LOOP: MOV
DPTR，#0FEFFH ，
;0FEFFH为扩展 口地址 为扩展I/O口地址 为扩展 ;输入数据，将244中开关状态读入 输入数据， 中开关状态读入 输入数据 ;读入数据输出，送273驱动 读入数据输出， 驱动LED 读入数据输出 驱动 ;循环测试 循环测试
MOVX A，@DPTR ， MOVX @DPTR，A ， SJMP LOOP
常用 输入 74LS244、74LS245、74LS240等 74LS244、74LS245、74LS240等 输出 74LS373、74LS273、74LS377、74LS573等 74LS373、74LS273、74LS377、74LS573等 LS373
扩展简单输入/ 3. 扩展简单输入/输出电路
MCS-51单片机外部 第5章 MCS-51单片机外部 并行口扩展技术
5.3 并行口扩展
单片机 单片机 单片机
√
三总线
存储器 外设 外设
×
三总线 I/O 接口电路
√
接口电路的功能 协调高速计算机与低速外设的速度匹配问题 协调高速计算机与低速外设的速度匹配问题 高速计算机 外设 如：计算机与打印机的速度 提供输入/输出过程中的状态信号 提供输入 输出过程中的状态信号 输出过程中的 如：计算机必须知道打印机的状态信号 解决计算机信号与外设信号之间的不一致 解决计算机信号与外设信号之间的不一致 如：串行口负逻辑，而单片机正逻辑 串行口负逻辑，
并行口及其扩展29页PPT
并行口及其扩展
1、合法而稳定的权力在使用得当时很 少遇到 抵抗。 ——塞 ·约翰 逊 2、权力会使人渐渐失去温厚善良的美 德。— —伯克
3、最大限度地行使权力总是令人反感 ；权力 不易确 定之处 始终存 在着危 险。— —塞·约翰逊 4、权力会奴化一切。——塔西佗
5、虽然权力是一头固执的熊，可是金 子可以 拉着它 的鼻子 走。— —莎士 比
66、节制使快乐增加并使享受加强。 ——德 谟克利 特 67、洛齐 68、决定一个人的一生，以及整个命运 的，只 是一瞬 之间。 ——歌 德 69、懒人无法享受休息之乐。——拉布 克 70、浪费时间是一桩大罪过。——卢梭
第5章 输入、输出接口P0～P3--1讲解
武汉科技大学
电信系
2. P1口 字节地址90H,位地址90H—97H
P1.0—P1.7: 准双向I/O口 输出时一切照常，输入时要先对其写“1”
读锁存器
内部 总线
写锁 存器
2
DQ CK /Q
1
读引脚
单片机及接口技术
Vcc 内部上拉电阻
引脚P1.X
17
第五章 输入、输出接口P0～P3
武汉科技大学
电信系
P1口
输入数据时，要先对其写“1”
读锁存器
Vcc 内部上拉电阻
内部 总线 1
写锁 存器
2
DQ
1
CK /Q
0
截 引脚P1.X 止
1
读引脚 =1
18
单片机及接口技术
第五章 输入、输出接口P0～P3
武汉科技大学
电信系
P1口
读锁存器
输出数据 1 时
内部 总线 1
写锁 存器
2
DQ
1
CK /Q
0
1
Vcc 内部上拉电阻
1
读引脚 =0
控制=1时，此脚作通用输出口： 输出=1时
23
单片机及接口技术
第五章 输入、输出接口P0～P3
武汉科技大学
电信系
P2口
读锁存器
内部 总线 0
写锁 存器
2
DQ CK /Q
地址高8位 控制 =1
Vcc 内部上拉电阻
0
1
3
=0
导 引脚P2.X 通
1 读引脚 =0
单片机及接口技术
控制=1 时，此脚作通用输出口： 输出=0 时
例5-1.设计一电路，监视某开关K，用发光二极 管LED显示开关状态，如果开关合上，LED亮、 开关打开，LED熄灭
并行接口优秀课件
D0～D7
RD WR
A引脚
A组 控制
A组 端口A
PA0～PA7
数据 总线 缓冲器
内部数据线
读写 控制 逻辑
B组 控制
内部控制线
A组 端口C 上部
B组 端口B
B组 端口C 下部
PC4～PC7 PB0～PB7 PC0～PC3
1. 外设数据端口
• 端口A：PA端0口～APA：7PA0～PA7
适用于对简单的I/O设备（如开关、LED显示器、 继电器等）的操作，或者I/O设备的定时固定或已 知的场合。 二、查询状态传送（异步传送）
效率低。
三、中断传送方式
效率大大提高。
四、直接存储器存取（DMA）方式
适于高速外设以及成组交换数据的场合 。
I/0接口的类型
• 串行I/0接口 • 并行I/0接口
中断请求信号 请求CPU接收数据
方式1输入引脚：B端口
PB7~PB0
数据选通信号 表示外设已经准备好数据
INTEB PC2
STBB
同方时式P还1需C1具借有用中端IB断F口B 请C用求输做和入联屏缓冲络蔽器信功满信号能号
表示A口已经接收数据
PC0
INTRB
中断允许触发器
中断请求信号 请求CPU接收数据
– A组，支持工常作作方数式据0端、口1、，2功能最强大
• 端口B：PB端0口～BP：B7PB0～PB7
– B组，支持工常作作方数式据0端、口1
• 端口C：P端C0口～CP：C7PC0～PC7
– 仅支持工作 可方作式数0 据、状态和控制端口 – A组控制高4分位两PC个44～位P，C7每位可独立操作 – B组控制低4控位制PC最0灵～活PC，3最难掌握
并行接口
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同时作者不承担由于使用本教案而引发的其他连带责任。
转载时请保留本版权声明。
-索国瑞suogr@并行接口❑并行接口概述❑8255A可编程接口芯片❑8255A可编程接口芯片的应用1 并行接口概述❑并行通信及其特点❑并行接口的典型结构并行通信及其特点1.并行通信所谓并行通信就是同时在多根传输线上以字节(字)为单位传送数据的，传送数据的各位各用一条线同时进行传输。
2.并行通信的特点并行通信传输速度快，但它比串行通信所用的传输线多，通常用在传输距离短(几米至几十米)，数据传输率要求较高的场合。
并行通信，不要求有固定的格式。
在并行传送中对同步传送和异步传送没有严格的定义。
并行接口的典型结构并行接口及其特点实现与外设并行通信的接口电路就是并行接口。
在并行传送方式下，外设（或被控对象）必须通过并行接口与系统总线相连。
所谓的并行和串行传送是指I/O接口与I/O设备或被控对象之间的通信方式，而不是指I/O接口与CPU之间的通信方式。
因为I/O接口与CPU（系统总线）间的数据传送方式在任何情况下都是并行传送。
并行接口的典型结构典型的的并行接口的结构，从大的方面看，主要有三类端口寄存器组成，并行接口结构示意图如图所示。
2 可编程并行接口芯片8255A❑8255A的基本特性❑8255A的内部结构❑8255A芯片的引脚及其功能❑8255A的控制字❑8255A的工作方式可编程并行接口芯片8255A对于各种型号的CPU都有与其配套的并行接口芯片，如Intel公司生产的8255A、Zilog公司的Z-80PIO、Motorola公司的MC6820等。
它们的功能虽有差异，但工作原理基本相同。
并行端口详解课件
扫描仪连接
使用并行端口将扫描仪连 接到计算机，实现图片和 文档的扫描输入。
数据传输
利用并行端口实现数据的 高速传输，如连接硬盘驱 动器等。
04
CATALOGUE
并行端口常见问题与解决方案
并行端口无法连接的问题及解决方法
01
总结词：无法连接
02
详细描述：当尝试通过并行端口连接设备时，可能会出现 无法连接的问题。这可能是由于硬件故障、软件配置错误 或连接线不良等原因引起的。
05
CATALOGUE
并行端口的发展趋势与展望
并行端口的技术瓶颈与发展方向
技术瓶颈
目前并行端口技术面临一些技术瓶颈，如传输速度、传输距离、信号质量等问 题，需要进一步突破。
发展方向
未来并行端口技术将朝着更高速、更可靠、更智能的方向发展，以满足不断增 长的数据传输需求。
新型并行端口技术介绍与展望
发展趋势
随着技术的不断进步和应用需求的不断增长，并行端口技术将不断创新和发展， 以满足不断变化的市场需求。
THANKS
感谢观看
3
Centronics 接口
这是一种流行的并行端口接口，最初由 Centronics 公司开发。它使用 36 针连接器，支 持双向通信。
并行端口的连接方式
直接连接
并行端口可以通过电缆直接连接到外 部设备。电缆的一端是并行端口的连 接器，另一端是外部设备的连接器。
通过适配卡连接
如果计算机没有内置并行端口，可以 通过适配卡来添加并行端口功能。适 配卡插入计算机的主板插槽，然后通 过电缆连接到外部设备。
02
CATALOGUE
并行端口的工作原理
并行端口的数据传输过程
并行端口采用并行通信方式进行数据传输，即多 个数据位同时传输。
并行接口ppt文档
0 0 1 00
数据总线通道B
1 0 1 00
数据总线通道C
1 1 1 0 0 数据总线控制字寄存器
断开功能
1 1 1 0 10
数据总线三态 非法条件
1 10
数据总线三态
二、8255A的控制字
1. 工作方式控制字
D7 D6 D5 D4 D3 D2 D1 D0
B组 端口C(下半部) 1=输入， 0=输出
端口B 1=输入，0=输出
方式选择 0＝方式0， 1=方式1
A组 端口C(上半部) 1=输入， 0=输出
端口A 1=输入，0=输出
方式选择 00＝方式0， 01=方式1，
1=方式2
方式设置标志 1=有效
例：MOV AL, 10010101B OUT CWR, AL; CWR为控制字寄存器地址
则：A口: 方式0输入 B口: 方式1输出 C口PC4~PC7: 方式0输出 C口PC0~PC3: 方式1输入
(3)读写控制信号，用于确定CPU当前对接 口电路的操作性质是读还是写；
(4)中断应答信号，用于实现中断请求和中 断响应操作。
三.并行接口的特点
(1)在多根数据线上以字节为单位与IO设备 或被控对象传送信息
(2)在 并 行接 口 中 , 除 了 少数 场 合( 如 采 用 245,373等无条件传送)之外,一般都要求接口与 外设之间设置并行数据线的同时,至少还要设置 两根握手联络信号线,以便进行互锁异步握手方 式(即查询方式)通信
并行接口
7.1 并行接口的特点
CPU与外部设备的信息交换称为通信，若数 据的各位是同时传送的，则称为并行通信。
为CPU与外设采用并行通信的示意图
DB
CPU
第五篇并行口
RD （外部数据存储器读选通信号入）
5.1.2 端口的内部结构
四个端口的一位结构见图5.1，同一个端口 的各位具有相同的结构。由图可见，四个端口 的 结构有相同之处：
都有两个输入缓冲器，分别受内部读锁存 器和读引脚控制信号的控制。
都有锁存器(即专用寄存器PO～P3)
都是场效应管输出驱动。 依据每个端口的不同功能，内部结构亦有 不同之处，以下重点介绍不同之处。
读锁存器
内部总线 写锁存器
1
D P2.x Q 锁存器 CL
2
控制 地址 MUX
1
Vcc 内部上拉电阻
P2.x 引脚
T
读引脚
当扩展片外存贮器时，MUX开关打向右，P2口 作高八位地址线输出高八位地址信号。
其MUX的的倒向是受CPU内部控制的。 应当注意：当P2口的几位作地址线使用时，剩 下的P2口线不能作I /O口线使用。
+5V
10uF
V-Ec-Ac
LED
RST
P1.0
+5V
89C51
1K
89S51
1K
30P
XTAL1 P1.1
K
XTAL2 30P GND
编程如下：
CLR P1.0 AGA:SETB P1.1
； ；先对P1口写入“1
JB P1.1，LIG ；开关开，转LIG
SETB P1.0 ；
SJMP AGA
LIG: CLR P1.0
T
。。。。 100个T (变反200次即100ms)
1ms
1ms
T
。。。。 100个T (变反200次即200ms)
P1.0 波 形 图
ORG 0000H
CLR A
5.1.2 端口的内部结构
四个端口的一位结构见图5.1，同一个端口 的各位具有相同的结构。由图可见，四个端口 的 结构有相同之处：
都有两个输入缓冲器，分别受内部读锁存 器和读引脚控制信号的控制。
都有锁存器(即专用寄存器PO～P3)
都是场效应管输出驱动。 依据每个端口的不同功能，内部结构亦有 不同之处，以下重点介绍不同之处。
读锁存器
内部总线 写锁存器
1
D P2.x Q 锁存器 CL
2
控制 地址 MUX
1
Vcc 内部上拉电阻
P2.x 引脚
T
读引脚
当扩展片外存贮器时，MUX开关打向右，P2口 作高八位地址线输出高八位地址信号。
其MUX的的倒向是受CPU内部控制的。 应当注意：当P2口的几位作地址线使用时，剩 下的P2口线不能作I /O口线使用。
+5V
10uF
V-Ec-Ac
LED
RST
P1.0
+5V
89C51
1K
89S51
1K
30P
XTAL1 P1.1
K
XTAL2 30P GND
编程如下：
CLR P1.0 AGA:SETB P1.1
； ；先对P1口写入“1
JB P1.1，LIG ；开关开，转LIG
SETB P1.0 ；
SJMP AGA
LIG: CLR P1.0
T
。。。。 100个T (变反200次即100ms)
1ms
1ms
T
。。。。 100个T (变反200次即200ms)
P1.0 波 形 图
ORG 0000H
CLR A
并行端口详解课件
总结词
数据传输的监控与调试是确保并行端口稳定 运行的关键步骤。
详细描述
通过监控工具可以实时查看并行端口的数据 传输状态，包括数据流量、错误率等关键指 标。一旦发现异常，应立即进行调试，检查 端口参数设置是否正确、驱动程序是否正常 运行等。此外，定期对并行端口进行性能测 试和优化也是必要的维护工作。
05 并行端口常见问 题及解决方案
数据传输错误
数据传输错误是并行端口使用中常见的问题之一，它可能导 致数据丢失或损坏。
数据传输错误通常是由于硬件故障、信号干扰或电缆问题引 起的。为了解决这个问题，可以尝试更换电缆、确保连接稳 定并检查硬件设备是否正常工作。
ቤተ መጻሕፍቲ ባይዱ
端口兼容性问题
端口兼容性问题可能导致设备无法正确识别或通信。
端口兼容性问题可能是由于设备驱动程序不匹配、端口规格不同或设备型号差异 引起的。解决这个问题的方法包括更新驱动程序、确保设备支持所需的端口规格， 或使用转接器来匹配不同设备的端口类型。
双向传输
并行端口支持数据的双向传输， 即数据既可以由主机发送到设备， 也可以由设备发送到主机。
数据传输协议
EPP协议
EPP（Enhanced Parallel Port）协议是一种并行端口的数据传输协议，它通 过优化数据传输的时序，提高了数据传输的效率和稳定性。
ECP协议
ECP（Extended Capabilities Port）协议是另一种并行端口的数据传输协议， 它扩展了并行端口的功能，支持更高速的数据传输和更复杂的数据控制。
特点
并行端口的数据传输速率较快，但随 着外部设备接口标准的多样化，其应 用范围逐渐缩小。
并行端口的类型
01
02
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用C #include<reg51· h> sbit P10=P1^0 sbit P17=P1^7 main() unsigned char i,j; while(1)
P17＝1； while(P17==0) ｛ for(i=1; i＜=200; i++) /*控制音响时间*/ ｛ P10=~P10; for(j=0; j＜=50; j++); /*延时完成信号周期时间*/ ｝ for(i=1; i＜=200; i++) /*控制音响时间*/ ｛P10=~P10 for(j=0; j＜=100; j++)； /*延时，完成信号周期时间 */ ｝｝｝｝ 上述程序只产生报警音响效果，周期和响的时间
+5V
89C51/89S51
P1.0 P1.1 P1.2 P1.3
1K×4
P1.4 P1.5
P1.6 P1.7 EA
330×4 +5V
用汇编语言编程 ORG 0000H MOV P1,#0FFH
;高四位的LED全灭， 低四位输入线送“1”， ABC: MOV A,P1 ;读P1口引脚开关状态，并送入A SWAP A ;低四位开关状态换到高四位 ANL A,#0F0H ;保留高四位 MOV P1,A ;从P1口输出 ORL P1,#0FH ;高四位不变，低四位送“1”， 准备下一轮读开关 SJMP ABC ;循环执行，方便反复调整开关 状态观察执行结果
归纳四个并行口使用的注意事项如下： 1。如果单片机内部有程序存贮器，不需要扩展外 部存贮器和I/O接口，单片机的四个口均可作 I/O口使用。 2。四个口在作输入口使用时，均应先对其写 “1”，以避免误读。 3。P0口作I/O口使用时应外接10K的上拉电阻，其 它口则可不必。 4。P2可某几根线作地址使用时，剩下的线不能作 I/O口线使用。 5。P3口的某些口线作第二功能时，剩下的口线可 以单独作I/O口线使用。
内部上拉电阻 P1.x 引脚 T
P1口作通用I/O口使用，因电路结构上输出驱 动部分接有上拉电阻。当作输入时，同PO一样， 要先对该口写“1”。
P2口
P2口的位结构比P1多了一个转换控制部分， 当P2口作通用I/O口时，多路开关MUX倒向左；
读锁存器 1 内部总线 写锁存器 P2.x 锁存器 CL 2 读引脚 D Q MUX 地址 控制 Vcc 内部上拉电阻 P2.x 引脚 1 T
RD （外部数据存储器读选通信号入）
5.1.2 端口的内部结构
四个端口的一位结构见图5.1，同一个端口 的各位具有相同的结构。由图可见，四个端口 的 结构有相同之处： 都有两个输入缓冲器，分别受内部读锁存 器和读引脚控制信号的控制。 都有锁存器(即专用寄存器PO～P3)
都是场效应管输出驱动。
依据每个端口的不同功能，内部结构亦有 不同之处，以下重点介绍不同之处。
µ ¥ Æ ¬ » ú Î ¢ Ð Í ¼ Æ Ë ã » ú Ó ë ½ Ó ¿ Ú ¼ Ê õ
µ 5Õ Ú Â ä Ê È ë ¡ ¢ Ê ä ö ³ ½ Ó ¿ Ú P0~P3
本章介绍的主要内容
★ PO～P3端口的功能和内部结构
★ PO～P3端口的编程
★ 用并行口设计LED数码显示 ★ 用并行口设计和键盘电路
上述程序中每次读开关之前，输入位都先 置“1”，保证了开关状态的正确读入。 用C语言编程如下： sfr P1=0x90 main() ｛ P1=0xff; /*P1低四位置“1”，高四位灯全灭*/ while(1) P1=P1<<4; /*读入P1引脚状态，左移四位后 再从P1口输出*/ P1=P1|0x0f; /*P1高四位不变，低四位置“1”，准
第
二 功 能
P3.0 P3.1
P3.2 P3.3 P3.4 P3.5
RXD （串行输入线） TXD （串行输出线）
INT0（外部中断0输入线） INT1 （外部中断1输入线） T0 （定时器0外部计数脉冲输入） T1 （定时器1外部计数脉冲输入） WR （外部数据存储器写选通信号入）
P3.6 P3.7
当PO口作地址/数据线使用时，CPU及内部 控制信号为“1”，转换开关MUX打向上面的触 点， 使反相器的输出端和T2管栅极接通，输出 的地址或数据信号通过与门驱动T1管，同时通 过反相器驱动T2管完成信息传送，数据输入时， 通过缓冲器进入内部总线。
2.P1口 P1口的结构见下图
读锁存器 1 内部总线 写锁存器 P1.x 锁存器 Q CL 2 读引脚 (b)P1口位结构 D Q Vcc
MCS-51单片机有P0、P1、P2、P3四个8位 双向I/O口，每个端口可以按字节输入或输出， 也可以按位进行输入或输出，四个口共32根口线， 用作位控制十分方便。P0口为三态双向口，能带 8个TTL电路；P1、P2、P3口为准双向口，负载 能力为4个TTL电路。
5．1 PO～P3端口的功能和内部结构 5．1．1 端口功能
内部上拉电阻 P3.x 引脚
3 4
T
(d)P3口位结构
当作为普通I/O口使用时，第二输出功能端保 持“1”，打开与非门3，用法同P1口。 当作第二功能输出时，锁存器输出为“1”打 开与非门3，第二功能内容通过与非门3和T送至引 脚。 输入时，引脚的第二功能信号通过三态缓冲器 4进入第二输入功能端。两种功能的引脚输入都应 使T截止，此时第 二输出功能端和锁存器输出端Q 均为高电平。 P3的各位如不设定为第二功能则自动处于第一 功能，在更多情况下，根据需要， 把几条口线设 为第二功能，剩下的口线可作第一功能(I/O)使用， 此时，宜采用位操作形式
当输入操作时，端口中两个三态缓冲 器用于读操作。缓冲器2用于读端口引脚 的数据。当执行端口读指令时，读引脚脉 冲打开三态缓冲器2，于是端口引脚数据 经三态缓冲器2送到内部总线。缓冲器1用 于读取锁存器Q端的数据。当执行“读-修 改-写”指令(即读端口信息，在片内加以 运算修改后，再输出到该端口的某些指令 如：ANL PO，A指令)，即是读的锁存器Q 的数据。
备 下一轮读 开 关*/
｝
例3.用P1.0输出1KHz和500Hz的音频信号 驱动扬声器，作报警信号，要求1KHz信号响 100ms ，500Hz信号响200ms，交替进行，P1.7 接一开关进行控制，当开关合上响报警信号， 当开关断开告警信号停止，编出程序。 分析：500Hz信号周期为2ms，信号电平为 每1ms变反1次。1KHz的信号周期为1ms，信号 电平 每500µS变反1次，编一个延时500µS子程 序，延时1ms只需调用2次。用R2控制音响时间 长短，A作音响频率的交换控制的标志。A=FF 时产生1KHz信号，A=0时产生500Hz信号。
5.2 编程举例
下面举例说明端口的输入、输出功能，其他 功能的应用实例在后面章节说明。 例5-1.设计一电路，监视某开关K，用发光 二极管LED显示开关状态，如果开关合上，LED 亮、 开关打开，LED熄灭。 分析：设计电路如图5. 2 开关接在P1.1口线，LED接P1.0口线，当 开关断开时，P1.1为+5V，对应数字量为“1”， 开 关合上时P1.1电平为0V，对应数字量为“0”， 这样就可以用JB指令对开关状态进行检测 。
1.PO作I/O口使用
CPU发控制电平“0”封锁与门，使T1管截止， 同时使MUX开关同下面的触点接通，使锁存器的 Q 与T2栅极接通。
当CPU向端口输出数据时，写脉冲加在锁存 器的 CL上、内部总线的数据经反相，再经T2管反 相，PO口的这一位引脚上出现正好和内部总线同 相的数据。由于输出驱动级是漏极开路电路(因T1 截止)，在作I/O口使用时应外接10K的上拉电阻。
1.PO口
PO口的输出驱动电路由上拉场效应管T1和驱动场效 应T2组成，控制电路包括一个与门， 一个非门和一个 模拟开关MUX。
地址/数据 读锁存器 & 1 内部总线 写锁存器 P0.x 锁存器 CL Q 2 读引脚 (a)P0口位结构 D Q T2 MUX 1 T1 P0.x 引脚 控制 Vcc
当扩展片外存贮器时，MUX开关打向右，P2口 作高八位地址线输出高八位地址信号。
其MUX的的倒向是受CPU内部控制的。
应当注意：当P2口的几位作地址线使用时，剩 下的P2口线不能作I /O口线使用。
4.P3口
P3口为双功能I/O口，内部结构中增加了第二输 入/输出功能。
读锁存器 1 内部总线 写锁存器 D Q P3.x 锁存器 CL 2 读引脚 第二输入功能 第二输出功能 Vcc
这是为了避免错读引脚的电平信号，例如用 一根口线去驱动一个晶体管基极，当向口线写 “1”，晶体管导通，导通的PN结会把引脚的电 平拉低，如读引脚数据，则会读为0 ，而实际上 原口线的数据为1。因而采用读锁存器Q的值而避 免了错读。究竟是读引脚还是读 锁存器，CPU内 部会自行判断是发读引脚脉冲还是读锁存器脉冲， 读者不必在意。 应注意 ，当作输入端口使用时，应先对该 口写入“1”使场效应管T2截止，再进行读入操 作，以防场效应管处于导通状态，使引脚箝位到 零，而引起误读。
第五章 输入、输出接口P0～P3
计算机对外设进行数据操作时，外设的数据是不能直 接接到CPU的数据线上的，必须经过接口。这是 由于 CPU的数据线是外设或存贮器和CPU进行数据传输的唯 一公共通道，为了使数据线的使用对象不产生使用总线的 冲突，以及快速的CPU和慢速的外设时间上协调，CPU 和外设之间必须有接口电路（简称接口或I/O口），接口 起着缓冲、锁存数据，地址译码、信息格式转换、传递状 态（外设状态），发布命令等功能。 I/O接口有并行接口、串行接口、定时/计数器、A/D、 /D/A等，根据外设的不同情况和要求选择不同的接口。 本章介绍并行接口，用于和外设的并行数据通信。
大多数口线都有双重功能，具体介绍如下：
PO口—1.作为输入/输出口。