康华光《电子技术基础-数字部分》(第5版)笔记和课后习题(含考研真题)详解-锁存器和触发器【圣才出品
(完整word版)电子技术基础数字部分第五版康光华主编第4章习题答案
第四章习题答案4.1.4 试分析图题4.1.4所示逻辑电路的功能。
解：（1）根据逻辑电路写出逻辑表达式：()()L A B C D =⊕⊕⊕ （2）根据逻辑表达式列出真值表：由真值表可知，当输入变量ABCD 中有奇数个1时，输出L=1，当输入变量中有偶数个1时，输出L=0。
因此该电路为奇校验电路。
4.2.5 试设计一个组合逻辑电路，能够对输入的4位二进制数进行求反加1 的运算。
可以用任何门电路来实现。
解：（1）设输入变量为A 、B 、C 、D ，输出变量为L3、L2、L1、L0。
（2）根据题意列真值表：（3）由真值表画卡诺图（4）由卡诺图化简求得各输出逻辑表达式()()()3L AB A C AD ABCD A B C D A B C D A B C D =+++=+++++=⊕++ ()()()2L BC BD BCD B C D B C D B CD =++=+++=⊕+ 1L CD CD C D =+=⊕0L D =（5）根据上述逻辑表达式用或门和异或门实现电路，画出逻辑图如下：A B CDL 3L 2L 1L 04.3.1判断下列函数是否有可能产生竞争冒险，如果有应如何消除。
（2）(,,,)(,,,,,,,)2578910111315L A B C D m =∑ （4）(,,,)(,,,,,,,)4024612131415L A B C D m =∑解：根据逻辑表达式画出各卡诺图如下：（2）2L AB BD =+，在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。
消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使2L AB BD AD =++，可消除竞争冒险。
（4）4L AB AD =+，在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。
消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使4L AB AD BD =++，可消除竞争冒险。
4.3.4 画出下列逻辑函数的逻辑图，电路在什么情况下产生竞争冒险，怎样修改电路能消除竞争冒险。
数电课后答案解析康华光第五版（完整）
数电课后答案解析康华光第五版（完整）第⼀章数字逻辑习题1．1数字电路与数字信号1.1.2 图形代表的⼆进制数0101101001．1．4⼀周期性数字波形如图题所⽰，试计算：（1）周期；（2）频率；（3）占空⽐例MSB LSB0 1 2 11 12 （ms）解：因为图题所⽰为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ占空⽐为⾼电平脉冲宽度与周期的百分⽐，q=1ms/10ms*100%=10%1.2数制2 1.2.2将下列⼗进制数转换为⼆进制数，⼋进制数和⼗六进制数（要求转换误差不⼤于4（2）127 （4）2.718解：（2）（127）D=72-1=（10000000）B-1=（1111111）B=（177）O=（7F）H（4）（2.718）D=(10.1011)B=(2.54)O=(2.B)H1.4⼆进制代码1.4.1将下列⼗进制数转换为8421BCD码：（1）43 （3）254.25解：（43）D=（01000011）BCD1.4.3试⽤⼗六进制写书下列字符繁荣ASCⅡ码的表⽰：P28（1）+ （2）@ （3）you (4)43解：⾸先查出每个字符所对应的⼆进制表⽰的ASCⅡ码，然后将⼆进制码转换为⼗六进制数表⽰。
（1）“+”的ASCⅡ码为0101011，则（00101011）B=（2B）H（2）@的ASCⅡ码为1000000,(01000000)B=(40)H(3)you的ASCⅡ码为本1111001,1101111,1110101,对应的⼗六进制数分别为79,6F,75(4)43的ASCⅡ码为0110100,0110011,对应的⼗六紧张数分别为34,331.6逻辑函数及其表⽰⽅法1.6.1在图题1. 6.1中，已知输⼊信号A，B`的波形，画出各门电路输出L的波形。
解: (a)为与⾮， (b)为同或⾮，即异或第⼆章逻辑代数习题解答2.1.1 ⽤真值表证明下列恒等式 (3)A B AB AB ⊕=+（A ⊕B ）=AB+AB 解：真值表如下A B A B ⊕ABAB A B ⊕AB +AB0 0 0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 11111由最右边2栏可知，A B ⊕与AB +AB 的真值表完全相同。
数电第05章锁存器和触发器(康华光)PPT课件
D Qn Qn+1 功能 0 0 0 置0 01 0
1 1
0 1
1 置1 1
简化的功能表
D
Qn+1
00
11
（1-30）
②逻辑式
Q n+1 = D
③状态转换图
D=0
D=1
0
1
D=1
2021/3/12
D=0
D Qn Qn+1 功能
0 0
0 1
0 0
置0
1 1
0 1
1 1
置1
④驱动表
Qn →Qn+1
00 01 10 11
基本R-S触发器 SD
Q & G1
导引电路
反 馈
—
Q,Q
为输出端
线
D为输入端
CP为时钟脉冲控制端
—
RD
,2—0S21D/3/分12 别为直接置0,1端
& G3 & G5
Q
& G2 RD
& G4 CP
& G6
D
（1-39）
2.逻辑功能 (1)D＝0
当CP＝0时
触发器状态不变
Q0
& G1
SD
1
1Q
& G2 10 RD
000 0 0 0 000 0 1 1
条件：SR＝0
000 1 0 0 000 1 1 0
注意：CP=1期间Qn+1随Qn、 S、R的变化按真值表变化。 CP=0时Qn+1维持原态。
001 0 0 001 0 1
001 1 0 001 1 1
1 1
不 定
R=S=1,CP=1时: Q= —Q= 0
数字电子技术基础-康华光第五版答案
数字电子技术基础-康华光第五版答案(总36页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--第一章数字逻辑习题1．1 数字电路与数字信号图形代表的二进制数1．1．4 一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例MSB LSB0 1 2 11 12 （ms）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10%数制将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于2−4（2）127 （4）解：（2）（127）D= 27 -1=（）B-1=（1111111）B=（177）O=（7F）H（4）（）D=B=O=H二进制代码将下列十进制数转换为 8421BCD 码：（1）43 （3）解：（43）D=（01000011）BCD试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28（1）+ （2）@ （3）you (4)43解：首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。
（1）“+”的ASCⅡ码为 0101011，则（00101011）B=（2B）H（2）@的ASCⅡ码为 1000000,(01000000)B=(40)H(3)you 的ASCⅡ码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75(4)43 的ASCⅡ码为 0110100,0110011,对应的十六紧张数分别为 34,33逻辑函数及其表示方法在图题 1. 中，已知输入信号 A，B`的波形，画出各门电路输出 L 的波形。
解: (a)为与非， (b)为同或非，即异或第二章逻辑代数习题解答用真值表证明下列恒等式(3)A⊕ =B AB AB+ （A⊕B）=AB+AB由最右边2栏可知，A⊕B与AB+AB的真值表完全相同。
康华光第五版数电答案数电课后答案康华光第五版(完整)
康华光第五版数电答案数电课后答案康华光第五版(完整)第一章数字逻辑习题1．1数字电路与数字信号1.1.2 图形代表的二进制数 0001．1．4一周期性数字波形如图题所示，试计算：（1）周期；（2）频率；（3）占空比例MSBLSB 0121112（ms）解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0.01s=100HZ 占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100%=10%1.2数制1.2.2将下列十进制数转换为二进制数，八进制数和十六进制数（要求转换误差不大于（2）127 （4）2.718 解：（2）（127）D=-1=（10000000）B-1=（1111111）B=（177）O=（7F）H（4）（2.718）D=(10.1)B=(2.54)O=(2.B)H1.4二进制代码1.4.1将下列十进制数转换为8421BCD码：（1）43（3）254.25 解：（43）D=（01000011）BCD1.4.3试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28（1）+（2）@ （3）you (4)43 解：首先查出每个字符所对应的二进制表示的ASCⅡ码，然后将二进制码转换为十六进制数表示。
（1）“+”的ASCⅡ码为0011，则（00011）B=（2B）H（2）@的ASCⅡ码为1000000,(01000000)B=(40)H (3)you的ASCⅡ码为本1111001,1111,1101,对应的十六进制数分别为79,6F,75 (4)43的ASCⅡ码为0100,0110011,对应的十六紧张数分别为34,331.6逻辑函数及其表示方法1.6.1在图题1.6.1中，已知输入信号A，B`的波形，画出各门电路输出L的波形。
解: (a)为与非， (b)为同或非，即异或第二章逻辑代数习题解答2.1.1 用真值表证明下列恒等式 (3)（A⊕B）=AB+AB 解：真值表如下 A B AB +AB 0 0 01 011 011 0 0 0 01 01 0 0 0 011 0 0111 由最右边2栏可知，与+AB的真值表完全相同。
电子技术基础数字部分第六版答案完整版
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康华光《电子技术基础-数字部分》（第5版）笔记和课后习题（含考
研真题）详解
第1章 数字逻辑概论
1.1 复习笔记
一、模拟信号与数字信号
1．模拟信号和数字信号
（1）模拟信号
在时间上连续变化，幅值上也连续取值的物理量称为模拟量，幅值上也连续取值的物理量称为模拟量，表示模表示模
拟量的信号称为模拟信号，处理模拟信号的电子电路称为模拟电路。
（2）数字信号
与模拟量相对应，在一系列离散的时刻取值，取值的大小和每次的增减都是量化单位的整数倍，即时间离散、数值也离散的信号。
表示数字量的信号称为数字信号，工作于数字信号下的电子电路称为数字电路。
（3）模拟量的数字表示
①对模拟信号取样，通过取样电路后变成时间离散、通过取样电路后变成时间离散、幅值连续的取样幅值连续的取样信号；
②对取样信号进行量化即数字化；
③对得到的数字量进行编码，生成用0和1表示的数字信号。
2．数字信号的描述方法
（1）二值数字逻辑和逻辑电平
在数字电路中，可以用0和1组成的二进制数表示数量的大小，也可以用0和1表示两种不同的逻辑状态。
在电路中，当信号电压在3.5～5 V 范围内表示高电平；在0～1.5 V 范围内表示低电平。
以高、低电平分别表示逻辑1和0两种状态。
（2）数字波形
①数字波形的两种类型 非归零码：在一个时间拍内用高电平代表1，低电平代表0。
归零码：在一个时间拍内有脉冲代表1，无脉冲代表0。
②周期性和非周期性
周期性数字波形常用周期T 和频率f 来描述。
脉冲波形的脉冲宽度用。
电子技术基础康华光版
R
Q
功能表
S
1 0 1 01 1
10 1
RS Q
Q
R
1 1 1 11 0
10 1
1 1 不变 不变
10 1 0 Q
Q
01 0 1
00
不 定
不定
不变 置1 不变 置1不变 置0 不变
不定
5、应用举例 ---去抖动电路
+5V
R
开关闭合时
t0
vO
t1
vO
+5V
t0
5.2 锁存器
5.2.1 SR 锁存器
1. 基本SR锁存器
G1
R
≥1
Q
G2
≥1
S
Q
电路的初态与次态
初态：R、S信号作用前Q端的状态.
初态用Q n表示。
次态：R、S信号作用后Q端的状态.
次态用Q n+1表示。
1) 工作原理
R=0、S=0
无论初态Q n为0或1，锁存器的状态不变
R
0
G1 ≥1
11
Q
R
次态与CP 的上升沿前一瞬间Ｄ 的状态相同
2. D 触发器的逻辑功能
逻辑功能表
D Qn Qn1
特性方程 Qn+1=D 状态转换图
00
0
01
0
10
1
11
1
D=1
D=0
0
1
D=1
D=0
5.3.1 主从触发器
对CP上升沿敏感的边沿触发器 工作波形
Q C1
CP
1D
Q
D
5.3.1 主从触发器
对CP下降沿敏感的边沿触发器
电子技术基础数字部分(第五版)康光华主编第二章习题答案
第二章习题答案2.1.1 用真值表证明下列恒等式 （2）（A+B ）(A+C)=A+BC 证明：列真值表如下：成立。
2.1.3 用逻辑代数定律证明下列等式：（3）()A ABC ACD C D E A CD E ++++=++ 证明：()A ABC ACD C D E A ACD CDE A CD CDE A CD E++++=++=++=++2.1.4用代数法化简下列各式 （4）()()()()()110AB ABC A B AB A B BC A B A A B C A A B C A A A BC BC +++=+++=++=+++=++=+==2.1.5将下列各式转换成与或形式 （2）()()()()A B C D C D A DA B C D C D A D AC AD BC BD AC CD AD D AC BC AD BD CD D AC BC D+++++++=+++++=+++++++=+++++=++2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和二输入与非门。
（1）L=AB+AC解：先将逻辑表达式化为与非-与非式：L AB AC AB AC AB AC =+=+=根据与非-与非表达式，画出逻辑图如下：LA B C2.1.8 已知逻辑函数表达式为L AB AC =+，画出实现该式的逻辑电路图，限使用非门和二输入或非门。
解：先将逻辑函数化为或非—或非表达式L AB A C AB A C A B A C =+=+=+++根据或非—或非表达式，画出逻辑图如下：A B CL另一种做法：用卡诺图化简变换为最简或与式A+B()()()()L A C A B A C A B A C A B =++=++=+++根据或非—或非表达式，画出逻辑图如下：AC BL2.2.1将下列函数展开为最小项表达式 （1）()()(,,,,)29101315L ACD BC D ABCD A B B CD ABCD A A BC D ABCD ABCD ABCD ABC D ABC D ABCD m =++=+++++=++++=∑（2）()L A B C =+()()()(,,)023L A B C AB AC AB C C A B B CABC ABC ABC ABC ABC ABC ABC m =+=+=+++=+++=++=∑(,,,,)14567L L m ==∑2.2.3用卡诺图化简下列各式(1) ABCD ABCD AB AD ABC ++++ 解：由逻辑表达式作卡诺图如下：ABAD由卡诺图得到最简与或表达式如下：L AB AC AD =++(5)(,,,)(,,,,,,,,,)0125689101314L A B C D m =∑解：由逻辑表达式作卡诺图如下：由卡诺图得到最简与或表达式如下：(,,,)L A B C D BD CD C D =++(7) (,,,)(,,,)(,,,,,)013141512391011L A B C D m d =+∑∑解：由逻辑表达式作卡诺图如下：A BAD AC由卡诺图得到最简与或表达式如下：=++(,,,)L A B C D AB AC AD。
电子技术基础数电部分课后答案(第五版康华光
I
T1
T2
输入全有为低高电电平 深倒饱置和使用的放大 截饱止和
平(0.2(3V.)6V)
状态
T4 截放止大
T3 饱截和止
O
低高电平 （03.26V）
2. TTL或非门
若A、B均为低电平:
T2A和T2B均将截止， T3截止。 T4和D饱和， 输出为高电平。
若A、B中有一个为高电平:
T2A或T2B将饱和， T3饱和，T4截止， 输出为低电平。
可变
很小，约为数 百欧，相当于 开关闭合
2. BJT的开关时间
BJT饱和与截止两种状态的相 互转换需要一定的时间才能完成。 从截止到导通 开通时间ton(=td+tr) 从导通到截止 关闭时间toff(= ts+tf)
3.2.2基本BJT反相器的动态性能
若带电容负载 CL的充、放电过程均需经历一定 的时间，必然会增加输出电压O波 形的上升时间和下降时间，导致基 本的BJT反相器的开关速度不高。
3.2 TTL逻辑门
3.2.1 BJT的开关特性
vI=0V时: iB0，iC0，vO＝VCE≈VCC，c、e极之间近似于开路, vI=5V时: iB0，iC0，vO＝VCE≈0.2V，c、e极之间近似于短路,
BJT的开关条件
工作状态 条件
截止 iB≈0
放大
0 < iB <
I CS
饱和 iB > ICS
输入 低电平
T1
T2
饱和 截止
T3
D4
截止 导通
T4 导通
输出
高电平
（2）当输入为高电平（I = 3.6 V） T2、T3饱和导通
T1:倒置的放大状态。 T4和D截止。
(完整word版)数字电子技术基础-康华光第五版答案
第一章数字逻辑习题1．1 数字电路与数字信号1。
1.2 图形代表的二进制数0101101001．1．4 一周期性数字波形如图题所示，试计算:(1）周期;(2)频率；(3）占空比例MSB LSB0 1 2 11 12 (ms)解：因为图题所示为周期性数字波，所以两个相邻的上升沿之间持续的时间为周期，T=10ms 频率为周期的倒数，f=1/T=1/0。
01s=100HZ占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms*100％=10％1.2 数制1.2.2 将下列十进制数转换为二进制数,八进制数和十六进制数(要求转换误差不大于2−4（2）127 （4)2。
718 解：(2）（127）D= 27 —1=(10000000）B—1=（1111111）B=（177)O=（7F）H（4)(2。
718)D=(10.1011）B=（2.54）O=（2。
B）H1。
4 二进制代码1。
4。
1 将下列十进制数转换为 8421BCD 码：（1)43 (3）254。
25 解：(43）D=（01000011)BCD1.4.3 试用十六进制写书下列字符繁荣ASCⅡ码的表示：P28(1）+ （2)＠（3）you (4)43解:首先查出每个字符所对应的二进制表示的ASCⅡ码,然后将二进制码转换为十六进制数表示.（1）“+”的ASCⅡ码为 0101011，则（00101011）B=（2B）H（2）@的ASCⅡ码为 1000000,(01000000）B=（40）H(3）you 的ASCⅡ码为本 1111001,1101111,1110101，对应的十六进制数分别为 79,6F，75(4)43 的ASCⅡ码为 0110100,0110011,对应的十六紧张数分别为 34,331.6 逻辑函数及其表示方法1。
6。
1 在图题 1. 6.1 中，已知输入信号 A,B`的波形，画出各门电路输出 L 的波形。
解: （a)为与非, （b）为同或非，即异或第二章逻辑代数习题解答2.1.1 用真值表证明下列恒等式（3)A⊕ =B AB AB+(A⊕B)=AB+AB解：真值表如下由最右边2栏可知，A⊕B与AB+AB的真值表完全相同。
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第5章锁存器和触发器
5.1复习笔记
组合电路和存储电路相结合可构成时序逻辑电路，不仅具有逻辑运算和算术运算功能，
还具有存储功能。
一、双稳态存储单元电路
1．双稳态
如图5-1为双稳态物理模型，小球的位置表示两个稳态（0,1）和一种介稳态(峰顶)。
图5-1双稳态物理模型图5-2双稳态存储单元电路
2．双稳态存储单元电路
（1）电路结构
将两个非门G
1和G2
接成图5-2所示的交叉耦合形式，则构成最基本的双稳态电路。
（2）逻辑状态分析
由电路的逻辑关系知：
若Q=0，由于非门G
2的作用，则使Q=1，Q反馈到G1
输入端，保证了Q=0。由于两
个非门首尾相接的逻辑锁定，因此电路能自行保持在Q=0Q=1，的状态，形成第一种稳定状
态。
若Q=1，则Q=1，形成第二种稳定状态。在两种稳定状态中，输出端Q和Q总是逻辑
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互补的。因为电路只存在这两种可以长期保持的稳定状态，故称为双稳态存储单元电路，简
称双稳态电路。
二、锁存器
锁存器和触发器是构成各种时序电路的存储单元电路，其共同特点是都具有0和1两种
稳定状态，一旦状态被确定，就能自行保持，即长期存储1位二进制码，直到有外部信号作
用时才有可能改变。
（1）锁存器
一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。
（2）触发器
由不同锁存器构成，是一种对脉冲边沿敏感的存储电路，它们只有在作为触发信号的时
钟脉冲上升沿或下降沿的变化瞬间才能改变状态。
1．SR锁存器
（1）基本SR锁存器
将图5-2中双稳态电路的非门替换为或非门，则构成图5-3（a）所示的基本SR锁存器，
图（b）为其逻辑符号，S端称为置位（1）端，R端称为清零（0）端。输出端Q和Q的逻辑
表达式：
Q=R+Q
Q=S+Q
功能表如表5-1所示。
表5-1用或非门构成的基本RS锁存器功能表
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a)逻辑图(b)国标逻辑符号
图5-3用或非门构成基本SR锁存器
基本SR锁存器也可以用与非门构成，其逻辑原理图和逻辑符号如图5-4所示。该锁存器
的逻辑表达式为：
Q=SQSQ
Q=RQRQ
功能表如表5-2所示。
表5-2用与非门构成的基本RS锁存器功能表
(a)逻辑图(b)国标逻辑符号
图5-4用与非门构成的基本SR锁存器
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（2）逻辑门控SR锁存器
图5-5所示在基本SR锁存器前增加了一对逻辑门G
3、G4
，用锁存使能信号E控制锁存
器在某一指定时刻根据S、R输入信号确定输出状态。这种锁存器称为逻辑门控SR锁存器。
(a)电路结构(b)国标逻辑符号
图5-5逻辑门控SR锁存器
当E为0时，G
3和G4
被封锁，S、R端的电平不会影响锁存器的状态；
当E为1时，G
3和G4
打开，将S、R端的信号传送到基本SR锁存器的输入端，从而确
定Q和Q端的状态。
功能表与表5-1相同。若这时输入信号SR1，则QQ0，锁存器处于不确定状
态。因此，这种锁存器必须严格遵守SR＝0的约束条件。
2．D触发器
（1）逻辑门控D锁存器
消除逻辑门控SR锁存器不确定状态的最简单的方法是在图5-5（a）所示电路的S和R
输入端连接一个非门G
5
，从而保证了S和R不同时为1的条件，电路如图5-5（a）所示，
逻辑符号如图（b）所示，功能表如表5-3所示。
表5-3D锁存器的功能表
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(a)逻辑电路图(b)国标逻辑符号
图5-5逻辑门控的D锁存器
当E＝0时，G
3、G4输出均为0，使G1、G2
构成的基本SR锁存器处于保持状态，无论D
信号怎样变化，输出Q和Q均保持不变。
当E＝1时，更新状态，根据送到D端新的二值信息将锁存器置为新的状态，如果D＝0，
无论基本SR锁存器原来状态如何，都将使，反之，则将锁存器置为1状态。
如果D信号在E＝1期间发生变化，电路提供的信号路径将使Q端信号跟随D而变化。
（2）传输门控D锁存器
图5-7(a)所示传输门控D锁存器是在图5-2所示双稳态电路基础上增加两个传输门TG
l
和TG
2
实现的。
（a）电路结构(b)E＝1时的等效电路(c)E＝0时的等效电路
图5-7传输门控D锁存器
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当E＝1时，，
TG
1导通，TG2断开，输入数据D经G1、G2
两个非门，使
，如图5-7（b）所示。这时Q端跟随输入信号D的变化。
当E＝0时，，
TG
1断开，TG2
导通，如图5-7（c）所示。电路将被锁定在
E
信号由1变0前瞬间D信号所确定的状态。
三、触发器的电路结构和工作原理
在时钟边沿作用下的状态刷新称为触发，具有这种特性的存储单元电路称为触发器。
1．主从触发器
将两个图5-7（a）所示的D锁存器级联，则构成CMOS主从触发器，图5-8左边的锁存
器称为主锁存器，右边的称为从锁存器。主锁存器的锁存使能信号正好与从锁存器反相，利
用两个锁存器的交互锁存，则可实现存储数据和输入信号之间的隔离。
图5-8CMOS主从D触发器的逻辑电路图
触发器工作过程分为以下两个节拍：
（1）当时钟信号CP＝0时，，使
TG
1导通，TG2
断开，D端输入信号进入
主锁存器，这时'Q跟随D端的状态变化，使'QD。
（2）当CP由0跳变到1后，，使
TG
1
断开，从而切断了D端与主锁存
器的联系，同时
TG
2导通，将Gl的输入端和G2
的输出端连通，使主锁存器维持原态不变。