山东科技大学毕业设计原稿

分类号：TP393 密 级：公 开 UDC： 单位代码：10424

学 位 论 文 基于FPGA的DDR3 SDRAM控制器

设计及实现

** 申请学位级别：工程硕士 专业名称：计算机技术 指导教师姓名：****** 职 称： 教 授

山 东 科 技 大 学 二〇一七年四月 论文题目： 基于FPGA的DDR3 SDRAM控制器 设计及实现

作者姓名： 入学时间： 2014年9月 专业名称： 计算机技术 研究方向：嵌入式系统技术 指导教师： 职 称：

论文提交日期：2017年4月 论文答辩日期：2017年6月 授予学位日期：2017年6月 DESIGN AND IMPLEMENTATION OF DDR3 SDRAM CONTROLLER BASED ON FPGA

A Dissertation submitted in fulfillment of the requirements of the degree of MASTER OF ENGINEERING from Shandong University of Science and Technology by

Supervisor: Professor College of Computer Science and Engineering April 2017 学位论文原创性声明 本人呈交给山东科技大学的这篇硕士学位论文，除所列参考文献和世所公认的文献外，全部是本人攻读学位期间在导师指导下的研究成果。除文中已经标明引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写过的研究成果。对本文的研究做出贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。 若有不实之处，本人愿意承担相关法律责任。

工程硕士生签名： 日 期： 学位论文使用授权声明 本人完全了解山东科技大学有关保留、使用学位论文的规定，同意本人所撰写的学位论文的使用授权按照学校的管理规定处理。 作为申请学位的条件之一，学校有权保留学位论文并向国家有关部门或其指定机构送交论文的电子版和纸质版；有权将学位论文的全部或部分内容编入有关数据库发表，并可以以电子、网络及其他数字媒体形式公开出版；允许学校档案馆和图书馆保留学位论文的纸质版和电子版，可以使用影印、缩印或扫描等复制手段保存和汇编学位论文；为教学和科研目的，学校档案馆和图书馆可以将公开的学位论文作为资料在档案馆、图书馆等场所或在校园网上供校内师生阅读、浏览。 （保密的学位论文在解密后适用本授权）

硕士生签名： 导师签名： 日 期： 日 期： 学位论文审查认定书 研究生 在规定的学习年限内，按照培养方案及个人培养计划，完成了课程学习，成绩合格，修满规定学分；在我的指导下完成本学位论文，论文中的观点、数据、表述和结构为我所认同，论文撰写格式符合学校的相关规定，同意将本论文作为申请学位论文。

导师签名：

日 期： 山东科技大学工程硕士学位论文 摘要

I 摘要 DDR3 SDRAM凭借着技术成熟、价格低廉及频率高等特点在FPGA平台上得到了广泛应用。同时半导体技术的发展使得FPGA市场普及率攀升，而基于FPGA的应用在操作存储器时所面临的一个基础问题就是DDR3 SDRAM的控制。在FPGA内部嵌入IP核以实现对DDR3 SDRAM的控制具有成本低、复用强及配置灵活等优势。高云FPGA具有完全自主知识产权，拥有性能优越、功耗小及应用广等特点，目前缺少DDR3 SDRAM控制器IP核且不同厂商之间IP核并不兼容，因此设计一款基于高云FPGA的DDR3 SDRAM控制器IP核对其填补技术领域空白、扩展市场份额以及促进企业发展有着尤为重要的意义。 论文基于Verilog设计并实现了一款基于高云FPGA的DDR3 SDRAM控制器IP核。本设计以GW2A55K芯片作为核心，以JESD79-3F为技术规范，采用自顶向下分模块方法实现了DDR3 SDRAM控制器IP核，主要研究内容如下： 1. 控制器控制层的设计。控制层是用户应用层和物理传输层的中间层，采用模块化结构设计方法按照不同的功能分为数据通道模块、FIFO模块、ECC数据校验模块及Bank管理模块等。控制层主要是完成行列地址空间映射、转换用户操作命令、校验读写数据及控制bank刷新等工作。 2. 控制器物理传输层的设计。物理传输层用来处理DDR3 SDRAM和控制层之间的数据和命令，依照功能可分为控制通道、数据通道及初始化模块等。物理传输层主要是完成初始化DDR3 SDRAM、配置模式寄存器、读平衡、写校准及处理控制层命令等工作。 3. 控制器约束的设计。约束分为时钟时序约束以及端口物理位置约束。依照高云FPGA物理约束语法为本设计编写了端口的物理位置约束，参照JESD79-3F技术规范对每个端口的电气属性进行配置。针对主要时钟信号设计了时序约束。 4. 验证平台的搭建。针对控制器IP核搭建了仿真验证平台Testbench，使用VCS仿真工具对控制器IP核进行功能仿真并生成仿真波形数据，利用Verdi软件载入仿真波形数据对控制器IP核的数据读、写、预充电以及ECC校验等功能进行验证。 山东科技大学工程硕士学位论文 摘要 II 通过板级验证本设计数据传输速率可达到800Mbps，逻辑资源占用率低于25%，ECC校验准确性高，能够达到用户对高数据传输速率、可靠性和低资源占用的要求，同时该控制器IP核具备同家族FPGA移植性强的优势。 关键词：FPGA；高云GW2A55K；DDR3 SDRAM控制器；Verilog 山东科技大学工程硕士学位论文 Abstract

III ABSTRACT DDR3 SDRAM by virtue of the technology is mature, low price and high data bandwidth in the FPGA platform has been widely used. At the same time the development of semiconductor technology makes FPGA market penetration gradually increased, and FPGA-based applications in a large number of applications in the operation of a basic problem is the DDR3 SDRAM control. Embedded in the FPGA chip controller IP core with low cost, reusable, flexible config and other advantages. But the IP is not compatible between different manufacturers, Gowin semiconductor in the field is still blank, so the design of a FPGA-based DDR3 SDRAM controller IP core is particularly important. Based on Verilog, this paper designs and implements a DDR3 SDRAM controller IP core based on the Gowin GW2A55K FPGA chip. The design of GW2A55K as the core, with JESD79-3F as a technical specification, using top-down, hierarchical sub-module method to achieve the controller IP core, the main work is as follows: 1. Controller control layer design. The control layer is the middle layer of the user application layer and the physical transport layer. The modular structure design method is divided into data channel module, FIFO module, ECC data check module and Bank management module according to different functions. The control layer is mainly to complete the ranks of address space mapping, conversion user operation commands, check read and write data, arbitration priority sequence and control bank refresh and so on. 2. Controller physical transport layer design. The physical transport layer is used to process the data and commands between the DDR3 SDRAM and the control layer. The function can be divided into control channel, data channel and initialization module according to the specific implementation. It conforms to the JESD79-3F specification. The physical transport layer is mainly to complete the initialization DDR3 SDRAM, config mode register, read balance, write calibration,