基于FPGA的数字抢答器的设计
目录 摘要 ........................................................................................................................................... 2 一、系统设计要求 ................................................................................................................... 2 二、系统设计方案 ................................................................................................................... 2 三、主要VHDL源程序与系统模块 ......................................................................................... 3 1. 抢答鉴别电路QDJB的VHDL源程序和模块 ................................................................. 3 2. 计分器电路JFQ的VHDL源程序 ................................................................................... 4 3. 计时器电路JSQ的VHDL源程序 ................................................................................... 7 4. 译码器电路YMQ的VHDL源程序 ................................................................................... 8 5.智力抢答器在CYCLONE中所用的框图 ........................................................................... 9 四、系统仿真 ........................................................................................................................... 9 五、设计技巧分析 ................................................................................................................. 11 六、 系统扩展思路 ............................................................................................................... 12 七、设计心得 ......................................................................................................................... 12 摘要 EDA技术作为现代电子设计最新技术的结晶，其广阔的应用前景和深远的影响已毋庸置疑，它在信息工程类专业中的基础地位和核心作用也逐渐被人们所认识。许多高等学校开设了相应的课程，并为学生提供了课程设计、综合实践、电子设计竞赛、毕业设计、科学研究和产品开发等EDA技术的综合应用实践环节。相关的工程技术人员也特别重视学习EDA技术，并渴望提高其工程应用能力。 对于迅猛发展的EDA技术的综合应用，从EDA技术的综合应用系统的深度来分，可分为3个层次：① 功能电路模块的设计；② 算法实现电路模块的设计；③ 片上系统/嵌入式系统/现代DSP系统的设计。 从EDA技术的综合应用系统的最终主要硬件构成来分，已出现6种形式： ① CPLD/FPGA系统；② "CPLD/FPGA+MCU"系统；③ "CPLD/FPGA+专用DSP处理器"系统；④ 基于FPGA实现的现代DSP系统；⑤ 基于FPGA实现的SOC片上系统；⑥ 基于FPGA实现的嵌入式系统。 从EDA技术的综合应用系统的完善层次来分，可分为3个层次：①"EDA综合系统"主体电路的设计、仿真及硬件验证；②"EDA综合系统"主体电路的设计、仿真、硬件验证+系统外围电路PCB的设计与制作；③"EDA综合系统"主体电路的设计、仿真、硬件验证+系统整体电路PCB的设计与制作及系统的组装、调试。
一、系统设计要求 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等各种手段批示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等各种功能。本设计的具体要求是： 1.设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 2.电路具有第一抢答信号的鉴别和锁存功能。在主持人交系统复位并发出抢答指令后，若抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别，同时扬声器发出“嘀嘟”的双音音响，且持续2~3秒。此时，电路应具备自锁功能，使别组的抢答开关不起作用。 3.设置计分电路。每组在开始时预置成100分，抢答后由诗人计分，答对一次加10分，否则减10分。 4.设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。
二、系统设计方案 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR,系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LESB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组得分的累加和动态显示功能；抢答犯规记录功能。 根据以上的分析，我们可将整个系统分为三个主要模块：抢鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ；对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA、CPLD的可用接口及一般EDA实验开发系统的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图1所示：
图 1 智力抢答器的组成框图 系统的工作原理如下：当主持人按下使能端EN时，抢答器开始工作，A、B、C、D四个抢答者谁最先抢答成功则此选手的台号灯（LEDA—LEDD）将点亮，并且主持人前的组别显示数码将显示出抢答成功者的台号；接下来主持人提问，若回答正确，主持人按加分按钮ADD，抢答计分模块JFQ将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2_A~JF0_A、JF2_B~JF0_B、JF2_C~JF0_C、JF2_D~JF0_D、上。在此过程中，主持人可以采用计时手段（JSQ），打开计时器使计时预置控制端LDN有效，输入限制的时间，使计时使能端EN有效，开始计时。完成第一轮抢答后，主持人清零，接着重新开始，步骤如上。
三、主要VHDL源程序与系统模块 1. 抢答鉴别电路QDJB的VHDL源程序和模块 --QDJB.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS PORT(CLR: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1,B1,C1,D1: OUT STD_LOGIC; STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY QDJB; ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR: ="0001"; CONSTANT W2: STD_LOGIC_VECTOR: ="0010"; CONSTANT W3: STD_LOGIC_VECTOR: ="0100"; CONSTANT W4: STD_LOGIC_VECTOR: ="1000"; BEGIN PROCESS(CLR,A,B,C,D) IS BEGIN IF CLR='1' THEN STATES<="0000"; ELSIF (A='1'AND B='0'AND C='0'AND D='0') THEN A1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<=W1; ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN A1<='0'; B1<='1'; C1<='0'; D1<='0'; STATES<=W2; ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN A1<='1'; B1<='0'; C1<='1'; D1<='0'; STATES<=W3; ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN A1<='0'; B1<='0'; C1<='0'; D1<='1'; STATES<=W4; END IF; END PROCESS; END ARCHITECTURE ART;
图 2 抢答鉴别电路的模块 2. 计分器电路JFQ的VHDL源程序 --JFQ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;
四人抢答器电路设计数字电子技术课程设计
题目：抢答器电路设计一、设计任务与要求(1)可容纳四组参赛的数字式抢答器。
（2）当某台参赛者按下抢答开关时，由数码管显示该台编号并伴有声响。
此时，抢答器不再接收其他输入信号。
（3）电路具有定时功能。
要求回答问题的时间≤60秒（显示为00~59），时间显示采用倒计时方式。
当达到限定时间时，发出声响提示。
（4）具有计分功能。
要求能设定初始分值，能进行加减分。
（5）在复位状态下台号数码管不作任何显示（灭灯）。
二、方案设计与论证抢答器的基本工作原理：1、当主持人按下“开关”按钮后，选手可以通过按按钮的快慢来决定由谁来回答，按得快的选手的编号显示在电子显示管上并伴有响声。
2、此后选手输入被锁住，如果主持人按下复位键则编号显示处不作任何显示。
3、然后主持人就按下计时开关，选手开始作答，作答的时间少于60秒，以倒数的方式进行，而且通过显示屏把时间显示出来。
4、当选手作答仅剩10秒时，开始通过喇叭响来做提示。
如果到了显示“00”时，计时器不再进行倒数而停留在“00”状态。
5、此时选手仍没有作答成功，则主持人会对该选手进行减分处理，如果在“00”之前作答成功则加分，分数也是通过计分器显示出来。
6、之后主持人按下开关，所有的显示及工作状态回到初始状态以便进行下一次答题。
原理框架图（图1）图1.原理框架图方案一、对照上面原理框架图，各个主要的部分选用对应功能的芯片进行设计，如果在仿真时没能找到相应的芯片则用相近的。
比如在选手抢答时的输入用74148优先编码器进行编码让一个输入有效，并用七段显示译码器显示出台号。
方案二、对照框架图，选用各种逻辑站以及相关的逻辑函数进行设计，编号进直接把锁存器的输出转化8421BCD码，并通过逻辑函数表达式的方式输入到显示译码器中让其显示出来。
通过比较可以得出方案一更可行，理由在于芯片组上集成的功能要强大些，且用的元器件的数目会相对少一些这样会更美观而且不容易出错。
三、单元电路设计与参数计算1、封锁电路封锁电路的主要功能是分辨选手按键的先后，并能把第一个抢答者的编号锁存起来，并使其他选手的按键操作无效。
智力竞赛抢答器的电路设计
智力竞赛抢答器电路设计一、选题背景1.抢答组数为3 组，输入抢答信号的按键需完成无抖动功能；2.能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有显示和鸣叫指示3.每组有 1 位十进制计分显示电路，能进行加/减计分；4.当抢答开始后，指示灯应闪亮；当有某组抢答时，指示灯灭，最先抢答一组的灯亮，并发出音响；也可以驱动组别数字显示（用数码管显示）；5.回答问题的时间应可调整，分别为 10s、20；主持人应有复位按钮和开始抢答按钮。
二、方案论证(设计理念)说选用at89c51芯片进行仿真实验，由于题目要求以及芯片的端口较少问题，故选用了一个四位数码管，将显示分数和显示选手号的功能集成于一个四位数码管中，并由复位功能进行两种显示的切换。
将P0口接上数码管，从P2口选择几个作为位选端口，另外的几位作为主持人的按键用来进行加减分以及开始和复位的选择。
并对按键进行了消抖防影措施。
在芯片的对应端口连接上晶振电路，在P3口连接蜂鸣器进行相应的提示。
源程序在keil5环境中生成，仿真在protues8.9环境中生成，将程序写入芯片中得到了运行且功能无错误三、过程论述过程论述大致分为两个部分，为硬件部分和软件部分1.硬件部分P0口接上数码管，采用共阴极四位一体数码管。
由于连接的为P0口所以需要接上上拉电阻，由于单个电阻过于麻烦所以选择使用排阻。
蜂鸣器电路，由于单片机产生的电流过小，无法支持蜂鸣器的正常使用，所以使用三极管进行电流放大来保持蜂鸣器的正常使用。
图中显示的为按键，左侧是选手按键，右侧为主持人按键，分别为开始按钮、加分按钮、减分按钮、复位按钮。
2.软件部分本次实验使用了两个定时器中断，分别为定时器中断0和定时器中断1。
设置的初始抢答倒计时为20s，答题时间为10s，为两个定时器赋上相应的初值可以应对两种时间为零的各种情况由于题目的要求当复位按键或者选手按键按下后需要屏蔽其他选手的按钮影响，设计采用了一种标志位来控制按键扫描函数，当复位按键或者选手抢答按键按下后该标志位置1然后停止对按键函数的扫描以此来屏蔽其他按键的干扰。
数电课程设计八路智力竞赛抢答器设计
数电课程设计八路智力竞赛抢答器设计课程设计任务书题目: 八路智力竞赛抢答器设计初始条件：◆教材：《电子线路设计·实验·测试》第三版谢自美主编华中科技大学出版社◆元器件：74LS48三片，72LS192两片，74LS279、74LS148、74LS00、74LS11、555各一片，数码管三个，发光二极管一个，开关、电阻、电容若干，面包板，导线若干◆仿真：Proteus仿真软件要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）◆多路智力竞赛抢答器功能要求：基本功能：1．设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，她们的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。
2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。
3．抢答器具有数据锁存和显示的功能。
抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。
另外，要封锁输入电路，禁止其它选手抢答。
优先抢答选手的编号一直保持到主持人将系统清零为止。
扩展功能：1．抢答器具有定时抢答的功能，且一次抢答的时间能够由主持人设定。
当节目支持人按下“开始”按钮后，要求定时器立即倒计时，并在显示器上显示，同时扬声器发出短暂的声响，声响持续时间0.5s左右。
2．参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。
3．如果定时抢答的时间已到，却没有选手抢答，则本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00.报告要求：课程设计的内容要求用A4纸打印，且页数不得少于20页。
时间安排：第20周理论设计、实验室安装调试地点安排：鉴主15楼通信实验室一指导教师签名：年月日系主任（或责任教师）签名：年月日摘要在各种智力竞赛场合，抢答器是必不可少的最公正的用具。
基于单片机的抢答器的设计 (1)
基于单片机的抢答器的设计 (1)随着人们生活中科技水平的不断提升，电子信息技术已经渗透各行各业，为我们的生活带来了更多的便捷和创新。
在学校中，随着教育改革的不断深入，交互式教学方式得到了越来越广泛的应用。
其中，抢答环节是一种非常受欢迎的教学方式，它不仅可以激发学生的学习热情，提升他们的竞争意识，还可以帮助教师快速了解学生的知识掌握情况。
本文基于单片机技术，设计了一种抢答器。
该抢答器具有简单易懂、操作方便、可靠性高等特点。
一、设计思路抢答器主要包含三部分，即控制器、传感器和显示器。
其中，控制器是抢答器的核心，用于控制整个系统的运行，检测传感器信号并判断谁先按下按钮。
传感器用于检测学生抢答的时间顺序，一般采用光电传感器或压电传感器。
显示器则用于显示抢答结果。
二、硬件设计本设计选用AT89C51单片机作为控制器，光电传感器作为传感器，LED数码管作为显示器。
下面进一步介绍各部分的设计原理和实现方法。
1. 控制器AT89C51单片机是一种高性能CMOS 8位微控制器，具有诸如EEPROM数据空间、RAM、I/O引脚、定时器/计数器、串行通信接口和中断系统等等特点。
本设计采用AT89C51单片机作为控制器来实现各种功能。
单片机的工作流程图如下：首先，为方便起见，将控制器的输入输出引脚定义如下：P0口连接光电传感器和LED数码管，其中P0.4~P0.7为LED数码管的控制引脚，P0.0和P0.1为光电传感器的输入引脚。
P1口连接一个按钮，用于开始或停止抢答环节。
P2口为输出口，用于驱动蜂鸣器。
控制器的程序流程如下：阶段1：初始化程序，将P0.4~P0.7输出低电平，使LED数码管不发光；将P2输出低电平，关闭蜂鸣器。
阶段2：等待开始信号，通过读取按钮的状态来确定是否开始抢答环节。
阶段3：抢答环节，当光电传感器检测到有学生按下按钮时，立即读取按钮的编号并记录下来，同时开启LED数码管相应的数字，同时蜂鸣器会响一声。
路抢答器电路的设计与调试
路抢答器电路的设计与调试导言：抢答器通常用于教室或其他场合的互动活动中，参与者可以通过按下按钮来抢答问题。
本文将详细介绍抢答器电路的设计与调试过程。
设计与制作：1.抢答器电路的基本原理是通过按钮的按下来触发电路响应。
因此，首先需要选择一个适合的按钮，确保其质量可靠，并能在按下时正常导通。
2.将所选按钮与一个联锁电路相连。
联锁电路的目的是确保在一次抢单过程中只能有一个参与者成功抢答。
在联锁电路中，每个按钮将连接一个锁存器，并通过与门或异或门设计互锁逻辑。
3.根据抢单参与者的数量，为每个参与者配置一个标识器。
标识器是一个LED或其他可视指示器，它能够显示参与者是否成功抢答。
标识器的接入方式与按钮类似，即在联锁电路的输出处，连接到标识器的高电平输入脚。
4.最后，为抢单次数进行计数。
这可以通过一个计数器电路来完成，该电路应该能够记录每次有效抢单的数量。
可以使用计数芯片（如CD4017）与与门和或门来实现计数功能。
调试过程：1.首先，检查按钮的连接是否正确。
确保按钮能够正常导通，并且没有松动或短路现象。
2.接下来，测试联锁电路的互锁逻辑。
按下一个按钮后，应该只有该按钮对应的锁存器的输出为高电平，其他按钮对应的锁存器应该保持低电平。
3.确保标识器能够正确地显示参与者是否成功抢答。
当一个按钮被按下时，只有相应标识器应该显示高电平信号。
4.最后，测试计数功能。
每次按下一个按钮，计数器应该能够加一、确保计数器的电路能够在多次抢单后正确地记录抢单次数。
总结：抢答器电路的设计与调试需要注意按钮、联锁逻辑、标识器和计数器等组件的正确连接。
在调试过程中，确保每个部分正常工作，并且整体电路能够实现预期的功能。
设计者还可以根据实际需求进行扩展，例如增加计时器、显示器或音响效果等来提供更丰富的抢单体验。
数字电路课程设计八路抢答器
第一章实验目的 (1)第二章设计要求与内容 (2)第三章设计及原理 (3)3.1总体方案设计 (3)3.1.1设计思路 (3)3.1.2总电路框图 (3)3.2各模块设计方案及原理说明 (4)3.2.1抢答电路 (4)3.2.2倒计时电路 (8)第四章电路仿真 (10)4.1抢答电路 (10)4.2倒计时电路 (11)第五章实验结果及分析 (13)第六章收获、体会和建议 (16)附录 (18)1.总电路图 (18)2.元件引脚图 (20)3.元器件清单 (22)第一章实验目的通过八路数字抢答器的设计实验，要求学生回顾所学数字电子技术的基础理论和基础实验，掌握组合电路、时序电路、编程器件和任意集成电路的综合使用及设计方法，熟悉掌握优先编码器、触发器、计数器、单脉冲触发器、555电路、译码/驱动电路的应用方法，熟悉掌握时序电路的设计方法。
达到数字实验课程大纲所要求掌握的基本内容。
第二章设计要求与内容〖基本要求〗利用数字电路设计—八路抢答器，要求：1）允许八路参加，并且有锁定功能，用LED实现最先抢答的队员号码，系统设置外部清除键，按动清除键，LED显示器自动清零灭灯。
2）数字显示功能：数字抢答器定时为30S，启动开启键以后要求I）定时开始；II）扬声器要短暂报警；III）发光二极管亮灯；如果在30S内抢答有效，计时结束，30S内抢答无效，系统短暂报警，发光二极管灯灭〖提高要求〗1）按钮到控制中心距离20M2）计分显示。
可以进行加/减分第三章设计及原理3.1总体方案设计3.1.1设计思路①本题的根本任务是准确判断出第一抢答者的信号并将其锁存。
实现这一功能可选择使用触发器或锁存器等。
在得到第一信号之后应立即将电路的输入封锁，即使其他组的抢答信号无效。
同时还必须注意，第一抢答信号应该在主持人发出抢答命令之后才有效。
②当电路形成第一抢答信号之后，用编码、译码及数码显示电路显示出抢答者的组别，也可以用发光二极管直接指示出组别。
8位数字抢答器(含电路图)
天津职业大学八路抢答器电路设计报告学院:电子信息工程学院专业:应用电子技术班级:电子1班姓名:吴凡樊德帅:2014年6月30日一、课程设计的内容设计一个8位数字抢答器。
二、课程设计的要求与数据设计要求包括：1.抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。
2. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。
3. 抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，并在优先抢答选手的编号一直保持到主持人将系统清除为止。
4. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如,30秒）。
当主持人启动"开始"键后，定时器进行减计时。
5. 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。
6. 如果定时时间已到，无人抢答，本次抢答无效，系统通过一个指示灯报警并禁止抢答，定时显示器上显示00。
三、课程设计应完成的工作1. 利用各种电子器件设计8位数字抢答器；2. 利用DE2板对所设计的电路进行验证；3. 总结电路设计结果，撰写课程设计报告。
四、应收集的资料及主要参考文献[1] 陈永浦. 数字电路基础及快速识图[M]. 人民邮电出版社, 2006. 275-277.[2] 侯建军. 数字电路实验一体化教程[M]. 北京清华大学出版社, 2005. 77[3] 范文兵. 数字电子技术基础[M]. 北京清华大学出版社, 2008.1 设计任务目的及要求1.1 设计目的通过课程设计，对数字逻辑的基本内容有进一步的了解，特别是时序逻辑电路的设计。
能把上学期学到的数字逻辑理论知识进行实践，操作。
在提高动手能力的同时对常用的集成芯片有一定的了解，在电路设计方面有感性的认识。
而且在进行电路设计的时候遇到问题，通过独立的思考有利于提高解决问题的能力。
在经过课程设计后，更明白数字逻辑电路设计的一般方法，以及在遇到困难怎么排除问题。
基于单片机的八路智能抢答器的设计_毕业设计
基于单片机的八路智能抢答器的设计_毕业设计华北科技学院毕业设计（论文）根据抢答器的功能，智能抢答器的设计要求如下：抢答器可以同时供8名选手或8个代表队比赛使用；主持人可以通过智能抢答器的按键设定每道题的抢答时间和回答时间;具有清零和非法抢答控制功能，设置一个系统清除和抢答控制开关，并由主持人操控；当主持人启动“开始抢答按键”后，定时器进行减计时，抢答时间耗尽后禁止抢答；倒计时5秒时，如果仍无人抢答，则系统每1s报警一次，用以提示参赛选手；抢答器具有锁存与显示功能。
即选手按下按键，锁存相应选手的参赛编号，并在LED数码管上显示，选手抢答实行优先锁存，其他按键者将不能响应，以便公平地选择第一个抢答者；参赛选手在设定的时间内进行抢答，抢答有效，显示器上显示选手的编号，同时进入回答问题的时间倒计时；倒计时期间，主持人想终止倒计时，可以按下“停止”键，系统会自动进入准备状态。
本系统采用软硬件结合的方法而设计，其中硬件设计是借用单片机AT89C51为中心控制模块，采用模块化设计思想，根据系统功能划分成六个模块，分别为：核心控制模块、电源模块、时钟与复位模块、按键输入模块、显示模块、报警模块。
软件设计是采用汇编语言编程。
按键输入模块共有14个按键，分为抢答按键和控制按键。
抢答按键共有八个，分别为S1―S8，供抢答选手进行抢答使用；控制按键有六个，分别为S9―S14，其中S9和S10分别为“抢答时间调整键”和“回答时间调整键”；S11和S12分别为时间“加1”和“减1”按键；S13和S14分别为“抢答开始按键”和“停止按键”。
显示模块本系统采用四个共阳极LED数码管显示，一个数码管用来显示抢答到问题的选手的号码，两个用来显示倒计时时间，一个未使用的数码管作为以后的扩展使用。
时钟与复位模块包括时钟电路和复位电路，单片机的时钟信号用来提供单片机片内各种操作的时间基准，复位操作则使单片机的片内电路初始化，使单片机从一种确定的初态开始运行。
智力竞赛抢答器设计说明书
前言 (1)1相关软件的介绍 (2)1.1 EDA技术的简介 (2)1.2 VHDL语言的简介 (2)1.3 QuartusⅡ软件的简介 (3)2整体的设计思路 (5)2.1系统设计要求 (5)2.2系统设计方案 (5)3单元电路设计 (7)3.1鉴别模块设计 (7)3.2计时模块的设计 (8)3.3计分模块的设计 (10)4试验箱下载验证 (12)4.1试验箱的型号选择 (12)4.2引脚锁定 (12)4.3编程下载和硬件测试 (13)5心得体会 (14)参考文献 (15)附录 (16)工厂、学校和电视台等单位经常举办各种智力竞赛, 抢答器自然成为这类竞赛的必要设备。
在我校举行的各种竞赛中我们也会经常看到有抢答的环节，举办方多数采用让选手通过举手或者举答题板的方法判断选手的优先答题权，这在某种程度上会因为主持人的主观判断造成比赛不公平。
因此，智能抢答器的设计具备一定的实用价值。
近几年来随着电子技术和计算机技术的飞速发展，电子线路的设计工作也日益显得重要。
经过人工设计、制作实验板、调试再修改的多次循环才定型的传统产品设计方法必然被计算机辅助设计所取代，因为这种费时费力又费资源的设计调试方法既增加了产品开发的成本，又受到实验工作场地及仪器设备的限制。
EDA软件可以将不同类型的电路组合成混合电路进行仿真。
EWB是用在计算机上作为电子线路设计模拟和仿真的新的软件包，是一个具有很高实用价值的计算机辅助设计工具。
目前已在电子工程设计等领域得到了广泛地应用。
本次课程设计的主要目的是在QuartusⅡ的开发平台上，用VHDL语言描述抢答器的功能，经过编译，功能仿真，下载和硬件测试等过程实现抢答器的功能。
本次课程设计的主要目的是使同学们深入的了解EDA的设计流程，VHDL 语言的语言规则，掌握实验中常见的的问题和解决的方法和应对措施。
随着计算机技术和集成电路技术的发展，现代电子与电工设计，已经步入了电子设计自动化（EDA）的时代，采用虚拟仿真的手段对电子产品进行前期工作的调试，已成为一种发展的必然趋势。
项目10 多路智力竞赛抢答器的设计
RS锁存器74LS279为四RS锁存器，共有 54/74279 和 54/74LS279 两种电 路结构型式，四个锁存器中具有2 个置位端，1Q～4Q 为输出端，/2S、/4S 为 置位端（低电平有效），/1R～/4R 为复位端（低电平有效）。74LS279 的输入输出关系见表10-1，/S的低电平是指/S1和/S2只要有一个为低电平， /S 的取值就为低电平；/S的高电平表示必须/S1和/S2均为高电平，/S的取值 才为高电平。
设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，要 求抢答器具有以下功能： 1）置一个控制开关供主持人使用，用于控制系统的复位和抢答开始。 2）抢答器具有数据锁存和显示功能。抢答开始后，若有选手按动抢答按钮， 编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器发出音响 提示。同时封锁输入电路，禁止其它选手抢答。优先抢答选手的编号一直保 持到主持人将系统复位为止。 3）抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定。当 节目主持人启动“开始”键后，要求定时器立即减计时，并用显示器显示， 同时扬声器发出短暂的声响，声响持续时间0.5s左右。 4）参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上 显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 5）如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统短 暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器显示00。
数字电子技术应用 项目10 多路智力竞赛抢答器的设计
昆明冶金高等专科学校-精品课程-数字电子技术
项目10 多路智力竞赛抢答器的设计 项目目标
◇ 熟悉数字电路中编码器、锁存器和555定时器等的应用。 ◇ 进一步熟悉译码、显示等单元电路的使用。 ◇学习电路系统的整机系统的整机调试方法。