(整理)DSP硬件系统的基本设计中时钟电路的设计.

绪论

一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。DSP硬件系统主要包括电源电路、复位电路、时钟电路等。DSP的时钟电路用来为TMS320C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过晶振或外部的时钟驱动。以下我们将着重讨论DSP 硬件系统的基本设计中时钟电路的设计。

关键字TMS320C54x 时钟产生器软件可编程PLL

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目录

绪论................................................................................................. I 第一章时钟产生器. (1)

第二章软件可编程PLL (2)

第一节软件配置PLL介绍 (2)

一时钟模式介绍 (2)

二时钟模式设置 (2)

第二节程序 (6)

一倍频模式向倍频模式的切换 (6)

二倍频模式向分频模式的切换 (7)

三分频模式向倍频模式的切换 (8)

四分频模式向分频模式的切换 (9)

第三章心得体会 (10)

第四章参考文献 (11)

TMS320C54X

X1X2\CLKIN

4 1 3 2

Vdd

TSM320C54X

X1X2\CLKIN

C1C2

晶体

外部晶振

第二章软件可编程PLL

第一节软件配置PLL介绍

软件可编程PLL的特点是有高度的灵活性，它包括一个用来提供各种时钟乘数因子的时钟标定位、直接开放和禁止PLL的功能和一个PLL 锁存定时器，该锁存定时器可以延迟期间PLL时钟模式的切换直到所存操作完成为止。

一时钟模式介绍

带有内部的软件可编程PLL的期间可以设置为下面两种时钟模式：PLL模式：输入时钟（CLKIN）乘以31个可能的因子中的一个因子，这些因子取值范围为0.25~15，他们可以通过PLL电路获取。

DIV（分频器）模式：输入时钟（CLKIN）处以2或4.当用DIV模式时，所有的模拟部分，包括PLL电路，都被禁止以使功耗降到最小。

二时钟模式设置

复位操作之后，时钟操作模式立即由3个外部引脚CLKMD1，CLKMD2,CLKMD3的直来确定。3个CLKMD引脚所对应的模式如表1所示，复位之后，软件可编程PLL可以被变成设置为所需的模式。下列时钟模式引脚作何可以在复位时开放PLL：C5402中是CLKMD（3-1）=000b 110b.当这些时钟模式引脚被组合式，内部的PLL锁相定时器不再激活，因此，系统必须延迟释放复位以保证PLL锁存时间的延迟得以满足。

图表1

用程序设定的的PLL的值装载到16位的存储器映射（地址58h）时钟模式寄存器中（CLKMD）。CLKMD寄存器用来定义PLL时钟模块的配置。CLKMD寄存器的各位如图表2所示。其功能如表3所示。注意，复位时，CLKMD寄存器由一个预定义的值初始化，这个预定义的值只能由CLKMD(1-3)引脚来确定。

图表2

当处于DIV模式时，PLLMUL，PLLDIV，PLLON/OFF不必考虑，此时他们的值无定义。

图表3

下面介绍PLL的成熟比率。

图表4

在对CLKMD中的PLLCOUNT设初值时，要求值的范围为0-255，它的时钟是CLKIN除以16，因此产生的锁定时间可以被设为0-255*16

个CLKIN周期，PLLCOUNT十进制初值为：

其中TCLKIN是输入时钟的周期，锁定时间是所需的PLL锁定时间，PLL锁定时间与CLKOUT频率的关系如图1所示：

图1

第二节程序

一倍频模式向倍频模式的切换

当需要从一种PLL乘数比率转换到另一种乘数比率时，时钟产生器必须在选择新的比率之前先从PLL模式转换到PLL模式，直接从一种PLL乘数比率转换到另一种乘数比率是不被支持的。

要转换这种频率，需要进行下列步骤的操作：

（1）将PLLNDIV位清零，选择DIV模式。

（2）查询PLLSTATUS位直到获得一个0.

（3）修改CLKDM以设置PLLMUL,PLLDIV,和PLLNDIV，获得所需要的乘数因子。

（4）将PLLCOUNT位设置成所需要的锁定时间。

程序如下：

STM #0b,CLKMD ; 转换成DIV模式Testststus：LDM CLKMD，A

AND #01b,A ；查询PLLSTATUS位

BC teststatus，ANEQ

STM #0000 0011 1110 1111b，CLKMD ；转换到PLL×1，使PLLDIV位为0，PLLON/OFF为1，状态位为1；开PLLON/OFF；二倍频模式向分频模式的切换

当从倍频模式向分频模式转换时，PLLCOUNT延迟不会出现，并且在一个短暂的延迟之后两种模式发生切换。

从分频模式向分频模式切换也可通过装载CLKMD来完成。PLLNDIV 位被清零，选择分频模式，而且PLLMUL位被设置已选择所需要的频率乘数因子。

对所有的PLLMUL值（除1111b）而言，向分频模式的转换在6个时钟周期加3.5个PLL周期后生效。对 PLLMUL去1111b而言，向分频模式转换在12个CLKIN周期加3.5个PLL周期后生效。行分频模式转换完成后，CLKMD中的PLLSTATUS位读取为零，下面为PLL×3模式到除2模式的时钟转换。

程序：

STM #0b,CLKMD ;转换成分频模式

TESTSTATUS LDM CLKMD,A

AND #01b,A ；查询PLLSTATUS位

BC TESTSTATUS,ANEQ；判断A是否为0

STM #0b,CLKMD ;当PLLSTA TUS位为0时，复位

PLLON/OFF

三分频模式向倍频模式的切换

许多情况下可能需要从分频模式向分频模式的转换。但要注意的是，如果从分频模式向分频模式转换时PLL没被锁定，那么在模式转换之前一定要有时间延迟，就是设置PLLCOUNT位，以保证只有适当的时钟信号提供给器件，因此，再从分频模式向倍频模式转换时，一定要确定PLL 是否被锁定。

在上电时、在PLLMUL或PLLDIV的值修改后、在PLL关闭后（即PLLON/OFF=0是）或在输入参照时钟丢失之后，PLL不被锁定。

从分频模式向倍频模式转换时，把PLLNDIV设置为1，从而激活了PLLCOUNT可编程锁存定时器，并且这个特点可以用于提供一个实现锁存时间延迟的便捷方法。在PLL没有锁定的情况下，除非用一个复位延时来实现锁存时间延迟，或者PLL不使用。

在分频模式下，一旦PLLDIV位被设置，PLLCOUNT定时器开始从它的预设值递减。当PLLCOUNT定时器减小到零时，向倍频模式装换在6个CLKIN时钟周期加上3.5个PLL时钟周期后生效。当从分频模式转换到倍频模式后，CLKMD中的PLLSTATUS位读取为1.

下面为从除2模式向PLL×3模式装换的程序：

STM #0100001 0100 1111b,CLKMD:PLL*3

在程序中，先设置PLLMUL位为2，PLLDIV为0，切换成倍频模式，