EDA课程设计篮球球比赛计分器
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<<电子设计自动化EDA技术>>课程
设计报告
题目: 篮球比赛记分牌
姓名:
院系:
专业：
学号：
指导教师:
完成时间: 年月日
目录
1 课程设计题目`内容与要求………………………
1.1 设计内容
1.2 具体要求
2系统设计…………………………
2.1 设计思路
2.2 系统原理
3 系统实现……………………………………………
4 系统仿真……………………………………………5硬件验证(操作)说明………………………………
6 总结…………………………………………………7参考书目……………………………………………
一、课程设计题目、内容与要求
1.1课程设计的题目：篮球比赛记分牌
1.2课程设计内容：
1、根据比赛实际情况记录两队得分，罚球进的1分，进球的2分；
2、记分牌要具有纠错功能，能减1分、2分功能；
3、利用3个译码显示管输出比赛的分；
二、系统设计
2.1设计思路：
篮球比赛记分牌是记录两队比赛的得分情况，并能够进行纠错功能；根据系统设计的要求，篮球记分牌的电路原理框图如下：
2.2 系统原理与设计说明
系统各个模块的功能如下：
1、D触发器电路模块实现翻转功能当出错时，输出为1，使电路回到上一个正确的状态。
2、4为二进制全加器电路模块实现加法计数功能。
3、移位寄存器电路模块保存比赛两队得分情况的4个相邻状态，出错时将调用上一个正确状态。
4、二选一数据选择器电路模块用来控制移位寄存器
5、LED数码管驱动电路模块
三、系统实现
各模块电路的源程序如下：
1、D触发器电路模块及程序：
set输入(Q=1)，清零应该可以用复位键reset吧(Q=0)。
library ieee;
use ieee.std_logic_1164.all;
entity sync_rsdff is
port(d,clk : in std_logic;
set : in std_logic;
reset: in std_logic;
q,qb : out std_logic);
end sync_rsdff;
architecture rtl_arc of sync_rsdff is
begin
process(clk)
begin
if (clk'event and clk='1') then
if(set='0' and reset='1') then
q<='1';
qb<='0';
elsif (set='1' and reset='0') then
q<='0';
qb<='1';
else
q<=d;
qb<=not d;
end if;
end if;
end process;
end rtl_arc;
2、移位寄存器模块电路及程序：
library IEEE;
use IEEE.std_logic_1164.all;
entity shft_reg is
port (
DIR : in std_logic;
CLK : in std_logic;
CLR : in std_logic;
SET : in std_logic;
CE : in std_logic;
LOAD : in std_logic;
SI : in std_logic;
DATA : in std_logic_vector(3 downto 0);
data_out : out std_logic_vector(3 downto 0) );
end shft_reg;
architecture shft_reg_arch of shft_reg is
signal TEMP_data_out : std_logic_vector(3 downto 0);
begin
process(CLK)
begin
if rising_edge(CLK) then
if CE = '1' then
if CLR = '1' then
TEMP_data_out <= "0000";
elsif SET = '1' then
TEMP_data_out <= "1111";
elsif LOAD = '1' then
TEMP_data_out <= DATA;
else
if DIR = '1' then
TEMP_data_out <= SI & TEMP_data_out(3 downto 1);
else
TEMP_data_out <= TEMP_data_out(2 downto 0) & SI;
end if;
end if;
end if;
end if;
end process;
data_out <= TEMP_data_out;
end architecture;
3、二选一数据选择器电路模块及程序：
entity mux is
port(do,d1:in bit;
sel:in bit;
q:out bit);
end mux;
architecture a of mux is
begin
q<=(do and sel)or(not sel and d1);
end a;
4、加法计数器的电路模块及程序：