8位数码扫描显示电路设计实验
实验一基本组合电路设计
(1)实验目的：熟悉 Quartus U的文本输入设计法和原理图输入设计法，学习简单组合电路以及多层次电路的设计、仿真和硬件测试。
(2)实验内容：
I.利用Quartus U完成2选1多路选择器的文本编辑输入。
【参考程序】：
ENTITY mux21a IS
PORT ( a, b, s: IN BIT;
y : OUT BIT );
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
PROCESS (a,b,s)
BEGIN
IF s = ' O' THEN y <= a ;
ELSE y<= b ;
END IF;
END PROCESS;
END ARCHITECTURE one ;
n .将实验I中的2选1多路选择器生成一个元件 mux21a利用原理图输入设计方法实现图1-1的双2选1多路选择器，并将此文件放在同一目录中。最后进行编译、
仿真，并对其仿真波形作出分析说明。
川.对U进行引脚锁定及硬件下载测试。建议选择实验电路模式5,用键1（PIOO, 引脚号为1）控制sO;用键2（PIO1,引脚号为2）控制s1; a3、a2和a1分别接clock5（引脚号为16）、clockO （引脚号为93）和clock2 （引脚号为17）；输出信号outy接扬声器spker （引脚号为129）。通过短路帽选择clock5接1024Hz 信号，clock0接256Hz信号，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2、控制s0、s1,可使扬声器输出不同音调）。
（3）实验报告：
1.实验U的原理图。
2•实验U的仿真波形报告分析说明。
3.实验川硬件测试的详细实验说明。
图1-1 双2选1多路选择器
实验_二基本时序电路设计
（1）实验目的：熟悉Quartus U的VHDL文本设计过程，学习简单时序电路的设计、仿真和硬件测试。
（2）实验内容：
I.用VHDL设计一个带异步复位的D触发器，并利用Quartus U进行编辑输入、编译、仿真及硬件测试。建议使用实验电路模式5。
II.用VHDL设计一个带同步复位的8位锁存器，并利用Quartus U进行编辑输入、编译、仿真及硬件测试。建议使用实验电路模式1,PI07-PIOO接输入信号（键1、键2控制输入），PIO39-PIO32接输出信号，PIO48（键7）接复位信号，时钟信号接CLOCK）
（3）实验报告：
1 •给出实验I的设计程序、仿真波形报告的分析说明及硬件测试的结果。
2•给出实验I的设计程序、仿真波形报告的分析说明及硬件测试的结果。
3•分析比较两个实验的仿真和硬件测试结果，说明这两种电路的异同点。
实验三7段数码显示译码器设计
（1）实验目的：学习7段数码显示译码器的设计；学习VHDL的CASE语句应用。
（2）实验原理：7段数码显示译码器是纯组合电路，通常的小规模专用IC,如
74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPL中来实现。图4-1是共阴七段数码管，译码器的输出信号的7位分别接数码管的7个段，高位在左，低位在右。例如当输出信号为“1101101”时，数码管的7个段：g、f、e、d、c、b、a 分别接1、1、0、1、1、0、1;接有高电平的段发光，于是数码管显示“ 5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，程序中的
输出端应改为8位的标准逻辑位矢量。
a zF
图4 -1共阴数码管及其电路
（3）实验内容：
I .用VHDL中的CASE语句设计一个显示十六进制数的 7段数码显示译码器，输入是从“ 0000”〜“1111” 16个4位二进制数，数码显示的是从‘ 0'〜‘ F' 16个字符。在QuartusII上进行编辑、编译及仿真，给出其所有信号的时序仿真波形。
【部分参考程序】
PROCESS( A )
BEGIN
CASE A IS
WHEN "0000" => LED7S <= "0111111";
5
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS ;
END ;
提示：仿真时可用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图
4-2所示。
4-2 7
n.引脚锁定及硬件测试。建议选用实验电路模式6,用数码管8显示译码输
出(PIO46-PIO40),键&键7、键6和键5四位控制输入数据，对译码器的工作性能进行硬件测试。
(4)实验报告
1.给出实验I的完整程序，说明程序中各语句的含义及其整体功能。
2.给出实验I的时序仿真波形报告及其分析说明。
3.给出实验n的硬件测试过程及结果的说明。
实验四8位数码扫描显示电路设计
(1)实验目的：学习硬件扫描显示电路的设计。
(2)实验原理：图5-1所示的是8位数码扫描显示电路，其中每个数码管的 8 个段：
h、g、f、e d、c、b、a (h是小数点)都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。被选通的数码管显示数据，其余关闭。
如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅 k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8 分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示
的数据，于是随着选通信号的扫变，就能实现扫描显示的目的
严
02
\图5-1 8位数码扫描显示电路
参考程序中，clk是扫描时钟；SG为7段控制信号，由高位至低位分别接g、 f、e、d、c、b、a 7个段；BT是位选控制信号，接图5-1中的8个选通信号：k1、 k2、…k8 。程序中CNT8是一个3位计数器，作扫描计数信号，由进程P2生成; 进程P3是7段译码查表输出程序；进程 P1是对8个数码管选通的扫描程序，例如当CNT8等于"001"时，K2对应的数码管被选通，同时，A被赋值3,再由进程P3译码输出"1001111"，显示在数码管上即为“ 3”；当CNT8扫变时，将能在8个数码管上显示数据：13579BDF 。
(3)实验内容：
I .用VHDL设计一个8位数码扫描显示电路，利用Quartus U进行编辑输入、编译及时序仿真。
n.引脚锁定及硬件测试。电路模式不限，将实验系统左上方(即 8个数码管左边)的跳线开关选择向下插(注意：实验结束后要恢复原位) ，这时实验系统的8个数码管构成图5-1的电路结构。时钟 CLK可选择clockO，通过跳线选择 16384Hz信号。SG的7个段控制信号SG(O)、SG(1)、，、SG(6)分别与PI049 PIO48、，、 PIO43连接，BT的8个位选控制信号 BT(0)、BT⑴、，、BT(7)分别与 PIO41、PIO40 ,、 PIO34连接。
(4)实验报告
1•说明程序中各语句的含义及其整体功能。如要在扫变时显示“ 12468ACE,应如何修改程序？
2•给出时序仿真波形报告及其分析说明。
3•给出硬件测试的过程及结果的分析说明。
【参考程序】
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SCAN_LED IS
PORT (CLK : IN STD_LOGIC;
SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);-- 段控制信号输出g 〜a
BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));-- 位选控制信号输出k8 〜k1 END SCAN_LED;
ARCHITECTURE one OF SCAN_LED IS
SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0);-- 扫描计数信号
SIGNAL A : INTEGER RANGE 0 TO 15;
BEGIN
P1: PROCESS( CNT8 )-- 数码管选通
BEGIN
CASE CNT8 IS
WHEN "000" => BT <= "00000001" ; A <= 1 ;
WHEN "001" => BT <= "00000010" ; A <= 3 ;
WHEN "010" => BT <= "00000100" ; A <= 5 ;
WHEN "011" => BT <= "00001000" ; A <= 7 ;
WHEN "100" => BT <= "00010000" ; A <= 9 ;
WHEN "101" => BT <= "00100000" ; A <= 11 ;
WHEN "110" => BT <= "01000000" ; A <= 13 ;
WHEN "111" => BT <= "10000000" ; A <= 15 ;
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS P1;
P2 : PROCESS(CLK)--扫描计数
BEGIN
IF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1;
END IF;
END PROCESS P2 ;
P3 : PROCESS( A ) -- 译码电路
BEGIN
CASE A IS
WHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";
WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";
WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";
WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";
WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";
WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";
WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";
WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS P3;
END;
实验五数控分频器的设计
(1)实验目的：学习数控分频器的设计方法。
(2)实验原理：数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器可用计数值可并行预置的加法计数器设计实现。
(3)实验内容：
I .用VHDL设计一个数控分频器，利用 Quartus U进行编辑输入、编译及时序仿真。仿真时输入不同的预置值 D,给出如图6-1的时序波形。
图6-1当给出不同输入值D时，F0UT输出不同频率(CLK周期=50ns)
n.引脚锁定及硬件测试。建议选择实验电路模式1,键2和键1负责输入8
位预置数D(PIO7-PIOO); CLK由clockO输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER。编译下载后进行硬件测试：改变键2/键1的输入值，可听到不同音调的声音。
(4)实验报告：
1•根据图6-1的波形提示，分析参考程序中的各语句功能、设计原理及逻辑功能，说明进程P_RE审P_DIV的作用。
2•给出时序仿真波形报告及其分析说明。
3•给出硬件测试的过程及结果的分析说明。
【参考程序】
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DVF IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
FOUT : OUT STD_LOGIC );
END;
ARCHITECTURE one OF DVF IS
SIGNAL FULL : STD_LOGIC;
BEGIN
P_REG: PROCESS(CLK)
VARIABLE CNT8 : STD_L0GIC_VECT0R(7 D0WNT0 0);
BEGIN
IF CLK'EVENT AND CLK = '1' THEN
IF CNT8 = "11111111" THEN
CNT8 := D;-- 当CNT8十数计满时，输入数据D被同步预置给计数器
CNT8 FULL <= '1';-- 同时使溢出标志信号FULL俞出为高电平
ELSE CNT8 := CNT8 + 1;
FULL <= '0';
END IF;
END IF;
END PROCESS P_REG ;
P_DIV: PROCESS(FULL)
VARIABLE CNT2 : STD_LOGIC;
BEGIN
IF FULL'EVENT AND FULL = '1' THEN
CNT2 := NOT CNT2;-- 如果溢出标志信号FULL为高电平，D触发器输出取反
IF CNT2 = '1' THEN FOUT <= '1'; ELSE FOUT <= 'O';
END IF;
END IF;
END PROCESS P_DIV ;
END;
GW48EDA统实验电路结构图信号名与芯片引脚对照表
实验报告格式：
实验X XXXXXXXXXX
画出所设计电路的方框图如:
al
outy
a3
sO
si
写出VHDl设计程序（或画出原理图）
三、仿真分析
1.画出仿真结果波形
2.仿真结果波形分析说明
四、硬件测试
1、实验电路模式选择
选择实验电路模式X。
2、电路各端口与芯片引脚连接情况说明
五、硬件测试结果说明
8位数码扫描显示电路设计
EDA与VHD1语言课 程 实验报告 实验名称: 班级： 学号： 姓名：实验日期:8位数码扫描显示电路设计2012.10.27
实验五8位数码扫描显示电路设计 一、实验目的：学习硬件扫描显示电路的设计。 二、实验原理：图1所示是8位数码扫描显示电路。图1中g~a为数码管段信号输入端，每个数码管的七个段（g、f、e、d、c、b、a）都分别连在一起；k1~k8 为数码管的位选信号输入端。 8个数码管分别由8个位选信号k1、k2、…k8来选通，被选通的数码管才显示数据，未选通的数码管关闭。如在某一时刻，k3为高电平，其余选通信 号均为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。因此，如果希望在8个数码管上显示希望的数据，就必 须使得8个选通信号k1、k2、…k8分别被单独选通，同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫 描显示的目的。 AAAAAAAA K1 K2 K3 K4 K5 K6 K7 K3 图1 8位数码扫描显示电路 三、实验内容1:用VHDL语言设计8位数码扫描显示电路，显示输出数据直接在程序中给出。 1、程序设计 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY scan play IS PORT( CLK:IN STD_LOGIC; SI:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); BI:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ; ARCHITECTURE bhv OF scan play IS SIGNAL S: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL B: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK) --产生动态扫描显示的控制信号 VARIABLE SIO: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE BIO: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
数电实验-数字显示电路设计
9.29数字显示电路设计 1.显示原理 8段数码显示管如图9－158所示，8段数码管每一段为一只发光二极管，共有a~g以及小数点dp8只发光二极管。将8段数码管中的每一只二极管的阴极并联在一起，组成公共阴极端。这样把共阴极管脚接地，此时哪个管脚输入高电平，对应发光二极管就被点亮。 图9-158 8段数码显示管图9-159 CL561AS数码管管脚图 CL561AS数码管管脚图如图9－159所示，它将4只数码显示管的a~g及小数点dp管脚并联在一起，分别引出各个数码管的阴极A1~A4。 只要在A1~A4管脚上轮流加低电平其频率大于40Hz，可实现4只数码管同时被点亮的视觉效果。在点亮不同数码管的同时输入不通的数据，即可在数码管上同时显示4位不同的数字。例如：４只数码管要显示9876数字。第一只数码管A1加低电平，其余A2、A3、A4高电平，同时数码管输入和9对应的数据；然后第二只数码管A2加低电平，其余A!、A3、A4高电平，同时数码管输入和８对应的数据；然后第三只数码管A3加低电平，其余A1、A2、A4高电平，同时数码管输入和7对应的数据；然后第四只数码管A4加低电平，其余A1、A2、A3高电平，同时数码管输入和6相对应的数据；周而复始重复上述过程4只数码管就显示了9876数字。 2.设计任务 用CPLD设计一个驱动８位数码管显示电路。8位数码管管脚图如图9－160所示。 图9－160 8位数码管管脚图 用两个CLAS数码管接成一个8位数码管显示，将两个CL5461AS数码管的a~g及小
数dp管脚联在一起，两个CL5461AS数码管的阴极A1~A4定义为Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7。 用CPLD设计一个驱动8位数码管显示电路的框图，如图9－161所示。 图9－161 驱动8位数码管显示电路的框图 时钟脉冲计数器的输出同时作为3线－8线译码器、八选一数据选择器，地址码的输入时钟脉冲计数器的输出经过3线－8线译码器译码，其输出信号接到8位数码管的阴极Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7端。通过八选一数据选择器的地址码来选择A~H中哪一个数据信息被显示，选择出的数据信息经七段译码器译码后接数码管的a~g管脚。这样8只数码管就可以轮流显示8个数字，如果时钟脉冲频率合适，可实现８个数码管同时被点亮的视觉效果。 3.模块及模块功能能 时钟脉冲计数器模块CN8如图9－162所示。CN8模块输入信号是时钟脉冲clk，每遇到一个时钟脉冲clk上升沿时，内部累加器便加一，再把累加器所得结果与2进制数的形式输出。要显示八位数字，所以用3位2进制数作为输出。输出信号为cout[0..2]. Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity cn_829 is Port(clk:in std_logic; Cout:out std_logic_vector(2 downto 0)); End cn_829; Architecture rtl of cn-829 is Signal q:std_logic_vector(2 downto 0); 图9-162 时钟脉冲记数器模块CN-829 Begin Process(clk) Begin If (clk'event and clk='1')then If q=70 then Q<="000"; Else Q<=q+1; End if; End if; End process; Cout<=q; End rtl; 3线－8线译码器模块DECODER3_8_829如图9－163所示。模块的输入端是A[2..0]接收时钟脉冲计数器CN8模块的输出信号，经过译码后输出信号q[7..0]分别接8只数码管的阴极Vss7、Vss6、Vss5、Vss4、Vss3、Vss2、Vss1、Vss0，使对应的数码管的阴极为低电平，对应数码管被点亮。要显示8位数字，需要8个输出端，所以作成3线－8线译码器。
8位数码扫描显示电路设计
课程设计项目成绩评定表 设计项目成绩评定表 一、设计任务及要求： 1、设计任务： 设计一个具有8位数码扫描显示电路。 2、要求： 1、采用动态扫描原理实现数码管的显示，依次选通8个数码管，并在8个 数码管上依次显示数据"124579DF"。 2、能够在实验台上演示出数码管的动态显示过程。 指导教师签名： 年月日二、指导教师评语： 指导教师签名： 年月日三、成绩评定： 指导教师签名： 年月日四、系部意见： 系部盖章： 年月日
课程设计报告书目录 设计报告书目录 一、设计目的 (1) 二、设计思路 (1) 三、设计过程 (1) 3.1、系统方案论证 (1) 3.2、模块电路设计 (1) 四、系统调试与结果 (2) 五、主要元器件与设备 (2) 六、课程设计体会与建议 (3) 6.1、设计体会 (3) 6.2、设计建议 (3) 七、参考文献 (4)
一、设计目的 1、学习硬件扫描显示电路的设计。 2、熟悉Quartus II 6.0的Verilog HDL 文本设计过程，学习简单时序电路 的设计、仿真和硬件的测试。 二、设计思路 1、设计8位数码扫描显示电路。 2、采用文本编辑法，利用V erilog HDL 语言描述8位数码扫描显示电路。 3、设计时序控制电路。 三、设计过程 3.1、系统方案论证 如下图1所示的是8位数码扫描显示电路，其中每个数码管的8个段：h, g, f, e, d, c, b, a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1, k2, k3,……k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k2为高电平，其余选通信号为低电平，这是仅k3对应的数码管显示来自段信号端的数据，其余7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1, k2, k3,……k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。 图1 8位数码扫描显示电路
8位数码管动态显示电路设计
电子课程设计——8位数码管动态显示电路设计 学院：电子信息工程学院 专业、班级：自动化 姓名： 学号： 指导教师： 2014年12月
目录 一、设计任务与要求...................... 错误！未定义书签。 二、总体框图............................ 错误！未定义书签。 2.1、设计思想....................... 错误！未定义书签。 2.2、设计方案....................... 错误！未定义书签。 2.3、对方案的分析................... 错误！未定义书签。 三、选择器件 (4) 3.1、实验所需器件： (4) 3.2、器件说明： (4) 四、功能模块 (7) 4.1、脉冲模块设计 (7) 4.2、扫描电路模块设计 (8) 4.3、显示电路模块设计 (9) 五、总体设计电路图 (10) 5.1总体设计原理 (10) 5.2、总体设计电路图 (11) 5.3、仿真结果 (11) 5.4、硬件实验 (13) 六、心得体会 (14)
8位数码管动态显示电路设计 一、设计任务与要求 1.设计个8位数码管动态显示电路，动态显示1、2、3、4、5、6、7、8。（第 一至第八个数码管依次显示1、2、3、4、5、6、7、8） 2.要求在某一时刻，仅有一个LED数码管发光。 3.该数码管发光一段时间后，下一个LED发光，这样8只数码管循环发光。 4.当循环扫描速度足够快时，由于视觉暂留的原因，就会感觉8只数码管是在 持续发光。 5.研究循环地址码发生器的时钟频率和显示闪烁的关系。 二、总体框图 2、1、设计思想 电路有八种显示状态，在第一脉冲周期内，第一个数码管显示1；第二个脉冲周期内，第二个数码管显示2；在第三脉冲周期内，第三个数码管显示3；第四个脉冲周期内，第四个数码管显示4；在第五脉冲周期内，第五个数码管显示5；第六个脉冲周期内，第六个数码管显示6；在第七脉冲周期内，第七个数码管显示7；第八个脉冲周期内，第八个数码管显示8。 2、2、设计方案 总体框图： 脉冲产生电路（555定时器组成的多谐振荡器）扫描脉冲 扫描电路模块 （计数器，译码器 组合成扫描电路） 显示电路模块 电源 图1
8位动态LED数码管显示实验(精)
8位动态LED数码管显示实验 2008-03-18 18:04 8.1 实物图与原理图 本实验仪配置带8位动态扫描显示模块一个。实物图如下： 为减少IO的使用，我们采用串入并出芯片CD4094来扩展了IO口，即采用3个IO来实现数据的传输。 原理图如下： 所以，我们占用3个IO来传输数据，8个IO来进行8个LED数码管的位选。 在本实验仪中链接管教分布如下： STK-----P2.5 DAT-----P2.6 CLK-----P2.7 B0、B1、B2、B3、 B4、 B5、 B6、 B7接P0口（P0.0 P0.1 P0.2 P0.3 P0.4 P0.5 P0.6 P0.7） 由于上一节已经讲述了CD4094驱动一位LED数码管的问题，这里我们讲如何来扫描8位数码管。 8.2 LED动态显示原理 根据原理图管脚连接，我们知道P0口控制了8个LED数码管的位选中，所以如果想让8个数码管都亮起来，我们可以逐位扫描8位数码管。 动态显示原理：原理上同一时刻只有一位LED是点亮的，但只要扫描的频率足够高(一般大于25Hz)，由于人眼的视觉暂留特性，直观上感觉却是连续点亮的，这就是常说的动态扫描显示。 动态扫描的频率有一定的要求，频率太低，LED将出现闪烁现象。如频率太高，由于每个LED点亮的时间太短，LED的亮度太低，所以一般均取几个ms左右为宜。 8.3 DG3000 动态显示头文件 display_s.h //---------------------------------------------------------- //程序作用：显示头文件display_s.h //---------------------------------------------------------- #ifndef _display_ #define _display_ #include
动态扫描显示电路设计
实验七、动态扫描显示电路设计 （1）实验目的：学习动态扫描显示电路的设计。 （2）实验原理：图1是8位数码扫描显示电路，其中每个数码管的8个段（A、B、C、D、E、F、G、DP）都分别连在一起，8个数码管分别由3个选通信号LI0、LI1、LI2经过译码器得到的8个信号来选择。当LI2LI1LI0=”000”时L1被选通显示数据，其余的关闭；当LI2LI1LI0=”001”时L2被选通显示数据，其余的关闭。通过LI2LI1LI0的动态变化到达多位数字的显示。 图1 8位数码扫描显示电路 （3）实验内容：在实验三模为60的8421BCD码加1计数器的基础上，采用动态扫描显示计数结果。 （4）附加题：用6个数码管显示数字钟。 （5）思考题：动态扫描显示的频率大致范围是多少？ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bcd60 is port(clk,rst_n:in std_logic; ql,qh:out std_logic_vector(3 downto 0); cout: out std_logic;
we1,we2: out std_logic :='0'; LED7S :out std_logic_vector(7 downto 0)); end; architecture rtl of bcd60 is signal cnt1hz :std_logic_vector(24 downto 0); signal clk1hz :std_logic; signal cnt20hz: std_logic_vector(24 downto 0); signal clk20hz: std_logic; signal qlt,qht:std_logic_vector(3 downto 0); signal flag: std_logic :='0'; begin process(rst_n,clk) begin if(rst_n='0')then cnt1hz <=(others=>'0'); clk1hz <='0'; elsif (clk'event and clk='1')then if (cnt1hz=9999999)then --仿真时用9，用开发板时用9999999 cnt1hz<=(others=>'0'); clk1hz<=not clk1hz; else cnt1hz<=cnt1hz+1; end if; end if; end process; -- 分频得到计数时钟 process(rst_n,clk) begin if(rst_n='0')then cnt20hz <= (others=>'0'); clk20hz <= '0'; elsif (clk'event and clk='1')then if(cnt20hz=99999) then cnt20hz <= (others=>'0'); clk20hz <= not clk20hz; else cnt20hz <= cnt20hz +1; end if; end if; end process; ---分频得到扫描时钟200hz
实验四 八位七段数码管动态显示电路的设计
八位七段数码管动态显示电路的设计 一、实验目的 1、了解数码管的工作原理。 2、学习七段数码管显示译码器的设计。 3、学习VHDL的CASE语句及多层次设计方法。 二、实验原理 七段数码管是电子开发过程中常用的输出显示设备。在实验系统中使用的是两个四位一体、共阴极型七段数码管。其单个静态数码管如下图4-4-1所示。 图4-1 静态七段数码管 由于七段数码管公共端连接到GND（共阴极型），当数码管的中的那一个段被输入高电平，则相应的这一段被点亮。反之则不亮。共阳极性的数码管与之相么。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。 三、实验内容 本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显示相应的键值。在实验中时，数字时钟选择1024HZ作为扫描时钟，用四个拨动开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进制的值。 四、实验步骤 1、打开QUARTUSII软件，新建一个工程。 2、建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框。 3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中 提供的示例程序。 4、编写完VHDL程序后，保存起来。方法同实验一。
5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。 6、编译仿真无误后，根据用户自己的要求进行管脚分配。分配完成后，再进行全编译 一次，以使管脚分配生效。 7、根据实验内容用实验导线将上面管脚分配的FPGA管脚与对应的模块连接起来。 如果是调用的本书提供的VHDL代码，则实验连线如下： CLK：FPGA时钟信号，接数字时钟CLOCK3，并将这组时钟设为1024HZ。 KEY[3..0]：数码管显示输入信号，分别接拨动开关的S4，S3，S2，S1。 LEDAG[6..0]：数码管显示信号，接数码管的G、F、E、D、C、B、A。 SEL[2..0]：数码管的位选信号，接数码管的SEL2、SEL1、SEL0。 8、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自 己的编程思想一致。 五、实验现象与结果 以设计的参考示例为例，当设计文件加载到目标器件后，将数字信号源模块的时钟选择为1464HZ，拨动四位拨动开关，使其为一个数值，则八个数码管均显示拨动开关所表示的十六进制的值。
(完整word版)EDA实验报告-实验2-数码管扫描显示电路
暨南大学本科实验报告专用纸 课程名称 EDA 实验 成绩评定 实验项目名称 数码管扫描显示电路 指导教师 郭江陵 实验项目编号 02 实验项目类型 验证 实验地点 B305 学院 电气信息学院 系 专业 物联网工程 组号： A6 __________________________________________________________ 一、实验前准备 本实验例子使用独立扩展下载板 EP1K10_30_50_100QC208（芯片为 EP1K100QC208）。 EDAPRO/240H 实验仪主板的 VCCINT 跳线器右跳设定为 3.3V ; EDAPRO/240H 实验仪主 板的VCCIO 跳线器组中“ VCCIO3.3V ”应短接，其余 VCCIO 均断开；独立扩展下载板 “ EP1K10_30_50_100QC208 ”的VCCINT 跳线器组设定为2.5V ;独立扩展下载板 “EP1K10_30_50_100QC208 ”的VCCIO 跳线器组设定为 3.3V 。请参考前面第二章中关于 “电源 模块”的说明。 二、实验目的 1、了解时序电路设计。 2、制作一个数码管显示的 7段译码电路，以备以后调用。 三、实验原理 在电子电路显示部分里，发光二极管（ 是十分常见的人机接口电路。通常点亮一个 LED 的亮度也高，相对的使用寿命也愈短。 阻值计算应为： （5—1.6） /10mA^0.34KQ 。 共阴极七段显示码十六进制 转换表 十六进制码 共阴极七段显示码 Num D 8 D 4 D 2 D I g f e d c b a 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 1 0 0 0 0 1 1 0 2 0 0 1 0 1 0 1 1 0 1 1 3 0 0 1 1 1 0 0 1 1 1 1 4 0 1 0 0 1 1 0 0 1 1 0 5 1 1 1 1 1 1 1 LED ）、七段显示数码管、液晶显示（ LCD ）均 LED 所需的电流在5~20mA 之间，电流愈大， 若以10mA 导通电流来估算一个接 5V 的串接电 a f e d 七段显示数码管分为共阳、共阴二种极性。它们等效成八个 LED 相连电路。 共阴极七段显示器的 LED 位置定义和等效电路
EDA实验二八位七段数码管动态显示电路的设计
EDA实验二八位七段数码管动态显示电路的设计 八位七段数码管动态显示电路是一种常用的显示电路，用于将数字信 号转换成七段数码管的显示形式。本文将详细介绍八位七段数码管动态显 示电路的设计原理和实现方法。首先，我们先介绍一下七段数码管的基本 原理和工作方式。 一、七段数码管的基本原理和工作方式 七段数码管通常由七个独立的LED组成，分别代表数字0到9和字母 A到F。这七个LED分别为a，b，c，d，e，f，g，用于显示不同的数字。通过控制每个LED的亮灭状态，可以显示出不同的数字。 七段数码管通常采用共阳极或共阴极的方式控制。在共阳极的情况下，数码管的共阳极引脚接Vcc，每个LED的阴极引脚分别通过控制芯片上的 开关来控制灯的亮灭；在共阴极的情况下，数码管的共阴极引脚接GND， 每个LED的阳极引脚通过控制芯片上的开关来控制灯的亮灭。根据实际需 要选择共阳极或共阴极的七段数码管。 在七段数码管中，每个LED代表一个计算机的位数。例如，数码管中 的aLED表示计算机数据的最低位，而gLED表示计算机数据的最高位。 二、八位七段数码管动态显示电路的设计原理 八位七段数码管动态显示电路的设计原理是将八个七段数码管连接在 一起，通过改变每个数码管的亮灭状态，实现数字的动态显示。具体的设 计原理是通过一个计数器生成7个时序信号，然后再通过逻辑控制器将这 些时序信号分配给各个数码管。
可以用三个个位计数器来实现生成的7个时序信号。其中，一个计数器用于控制7个段的扫描，即a,b,c,d,e,f,g；另外两个计数器用于控制8位数码管中的8个数位，即1,2,3,4,5,6,7,8 具体实现时，可以通过一个时钟信号来驱动计数器，每个计数器都有一个计数使能信号和一个计数复位信号。通过适当的设计时钟信号的频率和计数使能/复位信号的控制，可以实现不同的动态显示效果。 三、八位七段数码管动态显示电路的实现方法 八位七段数码管动态显示电路的实现方法可以分为三个步骤：计数器设计、逻辑控制器设计和电路布线。 1.计数器设计：根据动态显示的要求，设计三个个位计数器，分别用于控制7个段和8个数位的扫描。根据时序需求，设置适当的时钟频率和计数使能/复位信号。 2.逻辑控制器设计：根据动态显示的要求和计数器的输出，设计一个逻辑控制器，用于控制每个数码管亮灭的时间和显示的数字。可以使用逻辑门、触发器和多路信号选择器等电子元件来实现逻辑控制器。 3.电路布线：根据计数器和逻辑控制器的设计方案，将电子元件进行布线连接，连接好时钟信号、计数使能/复位信号、数位段控制信号和数位输入信号等。 实验过程中，可以通过波形显示仪来观察时序信号和数位输入信号的变化情况，以便调试和优化电路设计。 四、总结
8位LED数码管动态显示电路的仿真测试
数字电子技术仿真实验 实验题目：8位LED数码管动态显示电路院系：电子与信息工程学院 专业：电子信息工程 班级：2010级X班 老师：XXX 姓名：XXX 学号：XXXXXXXXXX
8位LED数码管动态显示电路的仿真测试 一，实验目的： （1）掌握LED数码管动态显示的工作原理。 （2）掌握BCD—七段显示译码器74LS48,3—8线译码器74LS138的应用。 （3）掌握MultiSIM中LED数码管的应用。 二，实验原理： LED数码管有静态显示和动态显示2种显示方式。 LED数码管工作于静态显示方式时，各位的共阴极（或共阳极）连接在一起并接地，且使用一片译码驱动芯片驱动一位七段LED数码管进行数码显示。 LED数码管工作于动态显示方式时，使用一片译码驱动芯片驱动多位七段LED数码管，有控制电路控制各位显示器分别进行数码显示，即每个显示器按照不同的时间轮流使用这片译码驱动芯片，从而是电路更加简单。 三，实验设配及元器件： 四，仿真结果：
1，显示相同数码电路的仿真测试： 2，显示不同数码电路的仿真实验：（1）当频率为100HZ时： LED数码管显示的数码及显示的顺序：
（2）当频率为100KHZ时： LED数码管显示的数码及显示的顺序： 五，实验总结： 通过此次实验，不仅让我对仿真更加熟悉，也加深了我对数字电子电路的理解。在仿真过程中，我遇到了很多困难，经过思考和尝试，终于将实验做成功了。例如刚开始我不知道字符信号发生器再那里，于是就在原件中一个一个的试，很快就在工具栏上的图标中找到了。还有数码管，在元件库中找了很久，终于在Indicators下面的HEX_DISPLAY中才找到。电路图连接完后，因为字符信号发生器没有接地，数码管始终不能显示。改正后，刚开始又始终只有一位数码管显示，经过思考，原来是频率低了，当我把频率变大后，循环扫描的速度变得足够快，就可以看到8位LED数码管的持续发光。
数码管动态扫描实验实验报告及程序
实验七数码管动态扫描实验 姓名专业学号 2010412381 成绩 一、实验目的 1.掌握Keil C51软件与protues软件联合仿真调试的方法； 2.掌握单片机对数码管的动态显示控制方式； 3.掌握定时器的基本使用及编程方法。 二、实验仪器与设备 1.微机1台 2.Keil C51集成开发环境 3.Proteus仿真软件 三、实验内容 1.用Proteus设计一8位数码管动态扫描显示电路。要求利用P0口做数 码管的段选线，P1.0~P1.2与74LS138译码器的3个输入端相连，其译 码输出Y0~Y7作为数码管的位选线。参考电路见后面实验报告。 2.编写程序，将数字1~8分别显示在8个数码管上，要求显示无闪烁。 3.延长每个数码管选通的时间（如500ms），观察动态扫描过程。 4.编写程序，利用Proteus中的“激励源/DCLOCK/数字类型/时钟”产生频 率为1HZ的方波输出，并利用定时/计数器T1统计脉冲的个数，将统计 结果动态实时的显示在数码管上。 5.提高时钟频率（如100KHZ）,观察显示情况。 四、实验原理 1.动态扫描法： 1)动态扫描法是对各数码管循环扫描、轮流显示的方法。由于一次只 能让一个数码管显示，因此，要显示8位的数据，必须让数码管一 个一个轮流显示才可以，同时每个数码管显示的时间大约在1ms到 4ms之间，所以为了保证正确显示，每隔1ms，就得刷新一个数码管。 当扫描显示频率较高时，利用人眼的视觉暂留特性，看不出闪烁现 象，这种显示需要一个接口完成字型码的输出（段选），另一接口完 成各数码管的轮流点亮（位选）。 2)在进行数码显示的时候，要对显示单元开辟8个显示缓冲区，每个 显示缓冲区装有显示的不同数据即可。 3)对于显示的字型码数据采用查表方法来完成。 2.P0口 P0口作为地址/数据总线使用时是一个真正的双向端口；而作通用I/O 口时，只是一个准双向口，由于其内部漏极开路，应外接10KΩ的上拉 电阻，否则无法输出高电平。 3.74LS138:3线—8线译码器 引脚排列：
EDA实验二 八位七段数码管动态显示电路的设计
实验名称八位七段数码管动态显示电路的设计 一、实验目的 1、了解数码管的工作原理。 2、学习七段数码管显示译码器的设计。 3、学习Verilog的CASE语句及多层次设计方法。 二、实验原理 七段数码管是电子开发过程中常用的输出显示设备。在实验系统中使用的是两个四位一体、共阴极型七段数码管。其单个静态数码管如下图4-1所示。 图4-1 静态七段数码管 由于七段数码管公共端连接到GND（共阴极型），当数码管的中的那一个段被输入高电平，则相应的这一段被点亮。反之则不亮。共阳极性的数码管与之相么。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。 三、实验内容 本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上显示相应的键值。在实验中时，数字时钟选择1KHZ作为扫描时钟，用四个开关做为输入，当四个开关置为一个二进制数时，在数码管上显示其十六进制的值。实验箱中的拨动开关与FPGA的接口电路，以及开关FPGA的管脚连接在实验一中都做了详细说明，这里不在赘述。 数码管显示模块的电路原理如图4-2所示，表4-1是其数码管的输入与FPGA的管脚连接表。
图4-2 数字时钟信号模块电路原理 信号名称对应FPGA管脚名说明 7SEG-A G6 七段码管A段输入信号 7SEG-B G7 七段码管B段输入信号 7SEG-C H3 七段码管C段输入信号 7SEG-D H4 七段码管D段输入信号 7SEG-E H5 七段码管E段输入信号 7SEG-F H6 七段码管F段输入信号 7SEG-G J4 七段码管G段输入信号 7SEG-DP L8 七段码管dp段输入信号 7SEG-SEL0 G5 七段码管位选输入信号 7SEG-SEL1 G3 七段码管位选输入信号 7SEG-SEL2 F4 七段码管位选输入信号 表4-1 数码管与FPGA的管脚连接表 四、实验步骤 1、打开QUARTUSII软件，新建一个工程。 2、建完工程之后，再新建一个Verilog File，打开Verilog编辑器对话框。 3、按照实验原理和自己的想法，在VHDL编辑窗口编写Verilog程序，用户 可参照光盘中提供的示例程序。 4、编写完Verilog程序后，保存起来。方法同实验一。 5、对自己编写的Verilog程序进行编译并仿真，对程序的错误进行修改。 6、编译仿真无误后，依照拨动开关、数码管与FPGA的管脚连接表（表1-1、
单片机课程设计-8位8段LED数码管动态扫描显示
8位8段LED数码管动态扫描 一、内容要求： 在8位8段LED数码管显示8.8.8.8.8.8.8.8.”持续500ms，之后灭 显示器200ms;然后显示“ WELCOM-1 ”（由于8位8段LED数码管显示不能显示字母 W 和M,所以改为显示“ HELLO-93 ”） 二、目的和意义 1、掌握数码管动态扫描显示原理及实现方法。 2、掌握动态扫描显示电路驱动程序的编写方法。 三、总体方案设计思路 LED 数码动态显示的基本做法在于分时轮流选通数码管的公共端，使得各数码管轮流导通，再选通相应的数码管后，即显示字段上得到显示字形码。这种方式数码管的发光效率，而且由于各个数码管的字段线是并联使用的，从而大大简化了硬件线路。 动态扫描显示接口是单片机系统中应用最为广泛的一种显示方式。其接口电路是把所有显示器的 8 个笔画段 A-DP 同名端并联在一起，而每个显示器的公共极 COM 各自独立地接受 I/O 线控制， CPU 向字段输出口送出字段形码是，所有显示器由于同名端并连接收到相同的字形码，但究竟是哪个显示器亮，则取决于COM 端，而这一端是由 I/O 控制的，所以就可以自行决定何时显示哪一位了。而所谓动态扫描是指采用分时的方法，轮流控制各个显示器的 COM 端，使各个显示器轮流点亮。 再轮流点亮扫描过程中，每位显示器的点亮时间是极为短暂的（约1ms），但由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上个位显示器并非同时点亮，但只要扫描的速度足够快，给人的影响就是一组稳定的显示数据，不会有闪烁感。 采用总线驱动器 74HC245 提供 LED 数码管的段驱动，输出高电平时点亮相应段；采用集电极开路的BCD-十进制译码器/驱动器完成LED数码管位驱动，输出低电平时选通相应位。P2 口每个口线输出灌电流不足以驱动一个数码管显示器的位-公共极，所依通过集电极 开路的BCD-十进制译码器/驱动器7445驱动，即节约P2 口线，又增加驱动能力。 四、仿真电路设计（电路原理图及关键单元说明）
八段数码管显示实验
八段数码管显示实验报告 一.设计目的 1.掌握数码管动态显示的原理； 2.学会用总线方式控制数码管显示； 3.熟悉利用单片机驱动数码管的电路及编程原理。 二．设计内容 利用实验箱提供的显示电路，设计一个能够动态显示一行数据的系统。实验箱一般提供了6位8段码LED显示电路，只要按地址输出相应数据，就可以实现对显示器的控制。显示共有6位，用动态方式显示。能够正常显示数据之后，请改变一下数字的变化速度或者LED显示的方向。 三．实验原理 1.原理：当用总线方式驱动八段显示管时，请将八段的驱动方式选择开关拨到“内驱”位置；当用I/O方式驱动八段显示管时，请将开关拨到“外驱”位置。 本实验仪提供了6 位8段码LED显示电路，学生只要按地址输出相应数据，就可以实现对显示器的控制。显示共有6位，用动态方式显示。8位段码、6位位码是由两片74LS374输出。位码经MC1413或ULN2003倒相驱动后，选择相应显示位。 本实验仪中 8位段码输出地址为0X004H，位码输出地址为 0X002H。此处X 是由KEY/LED CS 决定，参见地址译码。做键盘和LED实验时，需将KEY/LED CS 接到相应的地址译码上。以便用相应的地址来访问。例如，将KEY/LED CS 接到CS0上，则段码地址为08004H，位码地址为08002H。 七段数码管的字型代码表如下表：
2. 3.程序 OUTBIT equ 08002h ; 位控制口
OUTSEG equ 08004h ; 段控制口 IN equ 08001h ; 键盘读入口 LEDBuf equ 60h ; 显示缓冲 Num equ 70h ; 显示的数据 DelayT equ 75h ; ljmp Start LEDMAP: ; 八段管显示码 db 3fh, 06h, 5bh, 4fh, 66h, 6dh, 7dh, 07h db 7fh, 6fh, 77h, 7ch, 39h, 5eh, 79h, 71h Delay: ; 延时子程序 mov r7, #0 DelayLoop: djnz r7, DelayLoop djnz r6, DelayLoop ret DisplayLED: mov r0, #LEDBuf mov r1, #6 ; 共6个八段管 mov r2, #00100000b ; 从左边开始显示 Loop: mov dptr, #OUTBIT mov a, #0 movx @dptr, a ; 关所有八段管 mov a, @r0 mov dptr, #OUTSEG movx @dptr,a
8位数码管动态显示电路设计
电子课程设计 — 8位数码管动态显示电路设 计 学院：电子信息工程学院 专业、班级： 姓名： 学号： 指导老师：
2014年12月
目录 一、设计任务与要求................................................. (3) 二、总体框图................................................. (3) 三、选择器件................................................. (3) 四、功能模块................................................. (9) 五、总体设计电路图................................................. . (10)
六、心得体会.................................................. .. (12) 8位数码管动态显示电路设计 一、设计任务与要求 1. 设计个8位数码管动态显示电路，动态显示1、2、3、4、5、6、7、8。 2. 要求在某一时刻，仅有一个LED数码管发光。 3. 该数码管发光一段时间后，下一个LED发光，这样8只数码管循环发光。 4. 当循环扫描速度足够快时，由于视觉暂留的原因，就会感觉8只数码管是在持续发光。 5、研究循环地址码发生器的时钟频率和显示闪烁的关系。 二、总体框图 设计的总体框图如图2-1所示。
图2-1总体框图 三、选择器件 1、数码管 数码管是一种由发光二极管组成的断码型显示器件，如图1 所示。 U13 DCD_HEX 图1 数码管 数码管里有八个小LED 发光二极管，通过控制不同的LED 的亮灭来显示出不同的字形。数码管又分为共阴极和共阳极两种类型，其实共阴极就是将八个LED 的阴极连在一起，让其接地，这样给任何一个LED 的另一端高电平，它便能点亮。而共阳极就是将八个LED 的阳极连在一起。 2、非门 非门又称为反相器，是实现逻辑非运算的逻辑电路。非门有输入和输出两个端，电路符号如图2所示，其输出端的圆圈代表反相的意思，当其输入端为高电平时输出端为低电平，当其输入端为低电平时输出端为高电平。也就是说，输入端和输出端的电平状态总是反相的。其真值表如表1所示。 74LS161计数器 74LS138译码 器 数码管
8位数码扫描显示电路设计实验
实验一基本组合电路设计 (1)实验目的：熟悉 Quartus U的文本输入设计法和原理图输入设计法，学习简单组合电路以及多层次电路的设计、仿真和硬件测试。 (2)实验内容： I.利用Quartus U完成2选1多路选择器的文本编辑输入。 【参考程序】： ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = ' O' THEN y <= a ; ELSE y<= b ; END IF; END PROCESS; END ARCHITECTURE one ; n .将实验I中的2选1多路选择器生成一个元件 mux21a利用原理图输入设计方法实现图1-1的双2选1多路选择器，并将此文件放在同一目录中。最后进行编译、
仿真，并对其仿真波形作出分析说明。 川.对U进行引脚锁定及硬件下载测试。建议选择实验电路模式5,用键1（PIOO, 引脚号为1）控制sO;用键2（PIO1,引脚号为2）控制s1; a3、a2和a1分别接clock5（引脚号为16）、clockO （引脚号为93）和clock2 （引脚号为17）；输出信号outy接扬声器spker （引脚号为129）。通过短路帽选择clock5接1024Hz 信号，clock0接256Hz信号，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2、控制s0、s1,可使扬声器输出不同音调）。 （3）实验报告： 1.实验U的原理图。 2•实验U的仿真波形报告分析说明。 3.实验川硬件测试的详细实验说明。 图1-1 双2选1多路选择器
八位七段数码管动态显示电路设计
八位七段数码管动态显示电路的设计 一七段显示器介绍 七段显示器，在许多产品或场合上经常可见。其内部结构是由八个发光二极管所组成，为七个笔画与一个小数点，依顺时针方向为A、B、C、D、E、F、G与DP等八组发光二极管之排列，可用以显示0～9数字及英文数A、b、C、d、E、F。目前常用的七段显示器通常附有小数点，如此使其得以显示阿拉伯数之小数点部份。七段显示器的脚位和线路图如下图4.1所示( 其第一支接脚位于俯视图之左上角)。 图4.1、七段显示器俯视图 由于发光二极管只有在顺向偏压的时候才会发光。因此，七段显示器依其结构不同的应用需求，区分为低电位动作与高电位动作的两种型态的组件，另一种常见的说法则是共阳极( 低电位动作)与共阴极( 高电位动作)七段显示器，如下图4.2所示。 ( 共阳极) ( 共阴极) 图4.2、共阳极(低电位动作)与共阴极(高电位动作)
要如何使七段显示器发光呢？对于共阴极规格的七段显示器来说，必须使用“Sink Current ”方式，亦即是共同接脚COM为VCC，并由Cyclone II FPGA使接脚成为高电位，进而使外部电源将流经七段显示器，再流入Cyclone II FPGA的一种方式 本实验平台之七段显示器模块接线图如下图4.5所示。此平台配置了八组共阳极之七段显示器，亦即是每一组七段显示器之COM接脚，均接连至VCC电源。而每一段发光二极管，其脚位亦均与Cyclone II FPGA接连。四位一体的七段数码管在单个静态数码管的基础上加入了用于选择哪一位数码管的位选信号端口。八个数码管的a、b、c、d、e、f、g、h、dp都连在了一起，8个数码管分别由各自的位选信号来控制，被选通的数码管显示数据，其余关闭。 图4.5、七段显示器模块接线图 七段显示器之常见应用如下 可作为与数值显示相关之设计。 ⏹电子时钟应用显示 ⏹倒数定时器 ⏹秒表