计组-4位乘法器实验报告
实验4位乘法器实验报告
姓名：X XX 学号：X XX 专业：计算机科学与技术课程名称：计算机组成同组学生姓名：无
实验时间：实验地点：指导老师：XXX
一、实验目的和要求
1.熟练掌握乘法器的工作原理和逻辑功能
二、实验内容和原理
实验内容：
根据课本上例3-7的原理，来实现4位移位乘法器的设计。
具体要求：1. 乘数和被乘数都是4位
2. 生成的乘积是8位的
3. 计算中涉及的所有数都是无符号数
4.需要设计重置功能
5.需要分步计算出结果（4位乘数的运算，需要四步算出结果）
实验原理：
1.乘法器原理图
2.本实验的要求：
1.需要设计按钮和相应开关，来增加乘数和被乘数
2.每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘
积
3.4步计算出最终结果后，LED灯亮，按RESET重新开始计算
三、主要仪器设备
1.Spartan-III开发板1套
2.装有ISE的PC机1台
四、操作方法与实验步骤
实验步骤：
1.创建新的工程和新的源文件
2.编写verilog代码（top模块、display模块、乘法运算模块、去抖动模块以及
UCF引脚）
3.进行编译
4.进行Debug 工作，通过编译。
5.. 生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能
操作方法：
TOP:
module alu_top(clk, switch, o_seg, o_sel);
input wire clk;
input wire[4:0] switch;
output wire [7:0] o_seg; // 只需七段显示数字，不用小数点
output wire [3:0] o_sel; // 4个数码管的位选
wire[15:0] disp_num;
reg [15:0] i_r, i_s;
wire [15:0] disp_code;
wire o_zf; //zero detector
initial
begin
i_r <= 16'h1122; //0x1122
i_s <= 16'h3344; //0x3344
end
alu M1(i_r, i_s, switch[4:2], o_zf, disp_code);
display M3(clk, disp_num, o_seg, o_sel);
assign disp_num = switch[0]?disp_code:(switch[1] ? i_s : i_r); endmodule
DISPLAY:
module display(clk, disp_num, o_seg, o_sel);
input wire clk;
input wire [15:0] disp_num; //显示的数据
output reg [ 7:0] o_seg; //七段，不需要小数点output reg [ 3:0] o_sel; //4个数码管的位选
reg [3:0] code = 4'b0;
reg [15:0] count = 15'b0;
always @(posedge clk)
begin
case (count[15:14])
2'b00 :
begin
o_sel <= 4'b1110;
code <= disp_num[3:0];
end
2'b01 :
begin
o_sel <= 4'b1101;
code <= disp_num[7:4];
end
2'b10 :
begin
o_sel <= 4'b1011;
code <= disp_num[11:8];
end
2'b11 :
begin
o_sel <= 4'b0111;
code <= disp_num[15:12];
end
endcase
case (code)
4'b0000: o_seg <= 8'b11000000;
4'b0001: o_seg <= 8'b11111001;
4'b0010: o_seg <= 8'b10100100;
4'b0011: o_seg <= 8'b10110000;
4'b0100: o_seg <= 8'b10011001;
4'b0101: o_seg <= 8'b10010010;
4'b0110: o_seg <= 8'b10000010;
4'b0111: o_seg <= 8'b11111000;
4'b1000: o_seg <= 8'b10000000;
4'b1001: o_seg <= 8'b10010000;
4'b1010: o_seg <= 8'b10001000;
4'b1011: o_seg <= 8'b10000011;
4'b1100: o_seg <= 8'b11000110;
4'b1101: o_seg <= 8'b10100001;
4'b1110: o_seg <= 8'b10000110;
4'b1111: o_seg <= 8'b10001110;
default: o_seg <= 8'b10000000;
endcase
count <= count + 1;
end
endmodule
UCF:
Net “clk”loc=”T9”;
Net “o_seg[0]” loc=”E14”;
Net “o_seg[1]” loc=”G13”;
Net “o_seg[2]” loc=”N15”;
Net “o_seg[3]” loc=”P15”;
Net “o_seg[4]” loc=”R16”;
Net “o_seg[5]” loc=”F13”;
Net “o_seg[6]” loc=”N16”;
Net “o_seg[7]” loc=”P16”;
Net “o_sel[0]” loc=”D14”;
Net “o_sel[1]” loc=”G14”;
Net “o_sel[2]” loc=”F14”;
Net “o_sel[3]” loc=”E13”;
Net “switch[0]” loc=”M10”;
Net “switch[1]” loc=”F3”;
Net “switch[2]” loc=”G4”;
Net “switch[3]” loc=”E3”;
Net “switch[4]” loc=”F4”;
2.ALU控制器的实现：
输入用2 + 6 = 8 个拨动开关
ALUop控制模式：2个拨动开关
功能域Funct控制模式：6个拨动开关 输出用3 个LED显示
TOP：
module aluc_top(clk, switch, o_seg, o_sel);
input wire clk;
input wire[7:0] switch;
output wire [7:0] o_seg; // 只需七段显示数字，不用小数点output wire [3:0] o_sel; // 4个数码管的位选
wire[15:0] disp_num;
reg [15:0] i_r, i_s;
wire [15:0] disp_code;
wire [2:0] alu;
initial
begin
i_r <= 16'h1122; //0x1122
i_s <= 16'h3344; //0x3344
end
aluc M1(switch[7:2],alu);
alu M2(i_r,i_s,alu,disp_code);
display M3(clk, disp_num, o_seg,o_sel);
assign disp_num = switch[0]?disp_code:(switch[1] ? i_r: i_s); endmodule
input wire clk;
input wire [15:0] disp_num; //显示的数据output reg [ 7:0] o_seg; //七段，不需要小数点output reg [ 3:0] o_sel; //4个数码管的位选reg [3:0] code = 4'b0;
reg [15:0] count = 15'b0;
always @(posedge clk)
begin
case (count[15:14])
2'b00 :
begin
o_sel <= 4'b1110;
code <= disp_num[3:0];
end
2'b01 :
begin
o_sel <= 4'b1101;
code <= disp_num[7:4];
end
2'b10 :
begin
o_sel <= 4'b1011;
code <= disp_num[11:8];
end
2'b11 :
begin
o_sel <= 4'b0111;
code <= disp_num[15:12];
end
endcase
case (code)
4'b0000: o_seg <= 8'b11000000;
4'b0001: o_seg <= 8'b11111001;
4'b0010: o_seg <= 8'b10100100;
4'b0011: o_seg <= 8'b10110000;
4'b0100: o_seg <= 8'b10011001;
4'b0101: o_seg <= 8'b10010010;
4'b0110: o_seg <= 8'b10000010;
4'b0111: o_seg <= 8'b11111000;
4'b1000: o_seg <= 8'b10000000;
4'b1001: o_seg <= 8'b10010000;
ALUC:
module aluc(input wire[7:2] switch,output reg[2:0] alu);
always@(switch)
begin
if(switch[2]==0&&switch[3]==0)
alu=3’b010;
else if(switch[2]==0&&switch[3]==1)
alu=3’b110;
else
if(switch[2]==1&&switch[4]==0&&switch[5]==0&&switch[6]==0&&switch[7]==0) alu=3’b010;
else
if(switch[2]==1&&switch[4]==0&&switch[5]==0&&switch[6]==1&&switch[7]==0) alu=3’b110;
else
if(switch[2]==1&&switch[4]==0&&switch[5]==1&&switch[6]=0&&switch[7]==0) alu=3’b000;
else
if(switch[2]==1&&switch[4]==0&&switch[5]==1&&switch[6]=0&&switch[7]==1) alu=3’b001;
else
if(switch[2]==1&&switch[4]==1&&switch[5]==0&&switch[6]=1&&switch[7]==1) alu=3’b111;
end
endmodule
五、实验结果与分析
程序运行成功后，将代码下载到实验板spartan3上验证。
1.ALU的实现：
1）拨动SWITCH[1:0]=00，显示操作数A=1122，SWITCH[1:0]=01，显示操作数B=3344.
2）拨动switch[0]=1,将显示运算结果如下：
2.ALU控制器的实现：
1）拨动SWITCH[1:0]=00，显示操作数A=1122，SWITCH[1:0]=01，显示操作数B=3344.
2）拨动switch[0]=1,将显示运算结果如下：
六、讨论、心得
这次实验，我做好好久，中间一直出错。现在反思，关键可能是因为我对乘法器的原理掌握不够和对verilog语言的不熟练。在以后的学习中，一定要注意课本知识和实验应用的结合。
计组-4位乘法器实验报告
实验4位乘法器实验报告 姓名：X XX 学号：X XX 专业：计算机科学与技术课程名称：计算机组成同组学生姓名：无 实验时间：实验地点：指导老师：XXX 一、实验目的和要求 1.熟练掌握乘法器的工作原理和逻辑功能 二、实验内容和原理 实验内容： 根据课本上例3-7的原理，来实现4位移位乘法器的设计。 具体要求：1. 乘数和被乘数都是4位 2. 生成的乘积是8位的 3. 计算中涉及的所有数都是无符号数 4.需要设计重置功能 5.需要分步计算出结果（4位乘数的运算，需要四步算出结果） 实验原理： 1.乘法器原理图
2.本实验的要求： 1.需要设计按钮和相应开关，来增加乘数和被乘数 2.每按一下M13，给一个时钟，数码管的左边两位显示每一步的乘 积 3.4步计算出最终结果后，LED灯亮，按RESET重新开始计算 三、主要仪器设备 1.Spartan-III开发板1套 2.装有ISE的PC机1台 四、操作方法与实验步骤 实验步骤： 1.创建新的工程和新的源文件 2.编写verilog代码（top模块、display模块、乘法运算模块、去抖动模块以及 UCF引脚） 3.进行编译 4.进行Debug 工作，通过编译。
5.. 生成FPGA代码，下载到实验板上并调试，看是否与实现了预期功能 操作方法： TOP: module alu_top(clk, switch, o_seg, o_sel); input wire clk; input wire[4:0] switch; output wire [7:0] o_seg; // 只需七段显示数字，不用小数点 output wire [3:0] o_sel; // 4个数码管的位选 wire[15:0] disp_num; reg [15:0] i_r, i_s; wire [15:0] disp_code; wire o_zf; //zero detector initial begin i_r <= 16'h1122; //0x1122 i_s <= 16'h3344; //0x3344 end alu M1(i_r, i_s, switch[4:2], o_zf, disp_code); display M3(clk, disp_num, o_seg, o_sel); assign disp_num = switch[0]?disp_code:(switch[1] ? i_s : i_r); endmodule
4位全加器实验报告
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
计组实验报告
计算机组成原理实验报告 实验1：VERILOG 设计基础 专业班级：14级计算机二班 学号：14048001 姓名：杨娜 学号：14048003 姓名：周蓉 实验地点：理工楼901 实验时间：2016年5月14日
实验十VGA显示控制器的设计 一、实验目的 1、学习VERILOG的基本语法和编程规则 2、掌握通用寄存器等常用基本数字模块的VERILOG描述和基本设计方法 3、理解带使能控制和异步清零的8位寄存器的设计原理 4、掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法 5、掌握移位寄存器的设计方法 二、实验任务 1、设计一个带使能控制和异步清零的8位寄存器REG8X，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一个8位的反向输出，将结果显示在发光二极管。 模块的端口描述如下： 模块的参考物理结构如下： R7 R6 R i R 0 7 6 i 0 带使能控制和异步清零的8位寄存器 模块的使用注意事项
1.数据源D（7..0）一直加在寄存器的数据输入端； 2.周期性的时钟信号Clock一直加在寄存器的时钟输入端 3.使能信号Enable控制寄存器是否接受数据。当Enable = '0'时，寄存器不 接受数据，保持原来的状态不变；当Enable = '1'时，在时钟信号Clock正 跳变时，寄存器接受并保存当时D（7..0）的数据； 4.本寄存器其它方面的功能与上述的寄存器相同。 完成的参考电路图如下：dout=q 2、设计一个有左、右移位功能的8位寄存器REGSHIFT8，并仿真验证。
三、实验内容 1、通过输入数据先进行计算，并通过实验进行验证REG8X。 (1)、将清零信号Resetn（sw17）设为0，将输入信号D（sw7~sw0）设为10101010，观察输出信号Q（ledr7~ledr0）和Qb（ledg7~ledg0），观察并记录输出。 (2)、将清零信号Resetn（sw17）设为1，在时钟信号处输入一个上升沿（按下key0），观察并记录输出。 (3)、将输入信号D（sw7~sw0）设为01010101，观察并记录输出。 (4)、在时钟信号处输入一个上升沿（按下key0），观察并记录输出。 (5)、自行完善设计表格，观察并记录测试输出。 实验数据表 2、通过输入数据先进行计算，并通过实验进行验证REGSHIFT8。 (1)、测试清零信号Resetn (2)、测试移位功能 (3)、测试寄存功能 (4)、自行设计表格观察并记录测试输出。 实验数据表
实验一四位串行进位加法器的设计实验报告
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;
USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );
计组-加法器实验报告
半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器
4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位
⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。
二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果
四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致
8位乘法器实验报告
6.2 8位乘法器的设计 1.实验目的 （1）熟悉isEXPERT/MAX+plusisEXPERT/MAX+plus II/Foudation Series 软件的基本使用方法。 （2）熟悉GW48-CK EDA实验开发系统的基本使用方法。 （3）学习VHDL基本逻辑电路的综合设计。 2．实验内容 设计并调试好由8位加法器构成的以时序逻辑方式设计的8位乘法器。此乘法器通过判断被乘数的位值为1还是零，并通过乘数的左移与上一次和相加的方法，实现了8位乘法的运算，并用GW48-CK EDA实验开发系统进行硬件验证。 3.实验条件 （1）开发设备：Lattice ispEXPERT。 （2）实验设备：GW48-CK EDA实验开发系统。 （3）拟用芯片：ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84以及运算控制电路和外部时钟。 4.实验设计 1）系统的原理框图
2）VHDL源程序 （1）选通与门模块的源程序ANDARITH.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ANDARITH IS PORT(ABIN: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_vector(7 DOWNTO 0)); END ENTITY ANDARITH; ARCHITECTURE ART OF ANDARITH IS BEGIN PROCESS(ABIN,DIN)IS BEGIN FOR I IN 0 TO 7 LOOP DOUT(I)<=DIN(I)AND ABIN; END LOOP; END PROCESS; END ARCHITECTURE ART; (2)16位锁存器的源程序REG16B.VHD LIBRARY IEEE;
加法器实验报告文档2篇
加法器实验报告文档2篇 Adder experiment report document 编订：JinTai College
加法器实验报告文档2篇 小泰温馨提示：实验报告是把实验的目的、方法、过程、结果等记录下来，经过整理，写成的书面汇报。本文档根据实验报告内容要求展开说明，具有实践指导意义，便于学习和使用，本文下载后内容可随意修改调整及打印。 本文简要目录如下：【下载该文档后使用Word打开，按住键盘Ctrl键且鼠标单击目录内容即可跳转到对应篇章】 1、篇章1：加法器实验报告文档 2、篇章2：加法器的基本原理实验报告文档 篇章1:加法器实验报告文档 【实验名称】 【目的与要求】 1.掌握1位全加器的设计 2.学会1位加法器的扩展【实验内容】 1.设计1位全加器
2.将1位全加器扩展为4位全加器 3.使4位的全加器能做加减法运算 【操作步骤】 1.1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2.将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图 （2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。
3.将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII 进行功能仿真并对仿真结果进行截图。 【附录】 篇章2:加法器的基本原理实验报告文档【按住Ctrl键点此返回目录】 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理
模拟乘法器调幅AM、DSB、SSB实验报告
模拟乘法器调幅(AＭ、ＤＳB、SSB）实验报告
————————————————————————————————作者：————————————————————————————————日期:
实验十二模拟乘法器调幅(AM、DSB、SＳB） 一、实验目的 １．掌握用集成模拟乘法器实现全载波调幅。抑止载波双边带调幅和单边带调幅的方法。 2.研究已调波与调制信号以及载波信号的关系。 3．掌握调幅系数的测量与计算方法。 4.通过实验对比全载波调幅、抑止载波双边带调幅和单边带调幅的波形。 5．了解模拟乘法器(ＭC1４96）的工作原理，掌握调整与测量其特性参数的方法。 二、实验内容 1．调测模拟乘法器MC１496正常工作时的静态值。 2．实现全载波调幅，改变调幅度，观察波形变化并计算调幅度。 3.实现抑止载波的双边带调幅波。 4．实现单边带调幅。 三、实验原理 幅度调制就是载波的振幅（包络）随调制信号的参数变化而变化。本实验中载波是由晶体振荡产生的4６５ＫHz高频信号,1ＫHz的低频信号为调制信号。振幅调制器即为产生调幅信号的装置。 1.集成模拟乘法器的内部结构 集成模拟乘法器是完成两个模拟量(电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分离器件如二极管和三极管要简单得多，而且性能优越。所以目前无线通信、广播电视等方面应用较多。集成模拟乘法器常见产品有BG314、Ｆ15９６、MC14９5、MC１496、LM１595、LM1596等。 (1)MC1496的内部结构 在本实验中采用集成模拟乘法器MＣ１496来完成调幅作用。MC１49６是四象限模拟乘法器。其内部电路图和引脚图如图12-1所示。其中V1、V２与V3、V4组成双差分放大器，以反极性方 式相连接，而且两组差分对的恒流源V５与Ｖ6又组成一对差分电路,因此恒流源的控制电压可 图1２-1 ＭC1４96的内部电路及引脚图 正可负，以此实现了四象限工作。Ｖ7、V8为差分放大器V５与V6的恒流源。 (2）静态工作点的设定 1)静态偏置电压的设置
FPGA一位全加器设计实验报告
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
模拟乘法器调幅(AM、DSB、SSB)实验报告
实验十二模拟乘法器调幅（AM、DSB、SSB） 一、实验目的 1．掌握用集成模拟乘法器实现全载波调幅。抑止载波双边带调幅和单边带调幅的方法。 2．研究已调波与调制信号以及载波信号的关系。 3．掌握调幅系数的测量与计算方法。 4．通过实验对比全载波调幅、抑止载波双边带调幅和单边带调幅的波形。 5．了解模拟乘法器（MC1496）的工作原理，掌握调整与测量其特性参数的方法。 二、实验内容 1．调测模拟乘法器MC1496正常工作时的静态值。 2．实现全载波调幅，改变调幅度，观察波形变化并计算调幅度。 3．实现抑止载波的双边带调幅波。 4．实现单边带调幅。 三、实验原理 幅度调制就是载波的振幅（包络）随调制信号的参数变化而变化。本实验中载波是由晶体振荡产生的465KHz高频信号，1KHz的低频信号为调制信号。振幅调制器即为产生调幅信号的装置。 1.集成模拟乘法器的内部结构 集成模拟乘法器是完成两个模拟量（电压或电流）相乘的电子器件。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含相乘的过程。采用集成模拟乘法器实现上述功能比采用分离器件如二极管和三极管要简单得多，而且性能优越。所以目前无线通信、广播电视等方面应用较多。集成模拟乘法器常见产品有BG314、F1596、MC1495、MC1496、LM1595、LM1596等。 （1）MC1496的内部结构 在本实验中采用集成模拟乘法器MC1496来完成调幅作用。MC1496是四象限模拟乘法器。其内部电路图和引脚图如图12-1所示。其中V1、V2与V3、V4组成双差分放大器，以反极性方 式相连接，而且两组差分对的恒流源V5与V6又组成一对差分电路，因此恒流源的控制电压可 图12-1 MC1496的内部电路及引脚图 正可负，以此实现了四象限工作。V7、V8为差分放大器V5与V6的恒流源。 （2）静态工作点的设定 1）静态偏置电压的设置
加法器实验报告
加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
实验三---集成乘法器幅度调制实验
实验三---集成乘法器幅度调制实验
高频实验报告实验名称：集成乘法器幅度调制实验 南京理工大学紫金学院电光系一、实验目的
a) 通过实验了解集成乘法器幅度调制的工作原理，验证普通调幅波（AM ） 和抑制载波双边带调幅波（AM SC DSB -/）的相关理论。 b) 掌握用集成模拟乘法器MC1496实现AM 和DSB-SC 的方法，并研究调制信 号、载波信号与已调波之间的关系。 c) 掌握在示波器上测量与调整调幅波特性的方法。 二、实验基本原理与电路 1.调幅信号的原理 (一) 普通调幅波（AM ）（表达式、波形、频谱、功率） (1)．普通调幅波（AM ）的表达式、波形 设调制信号为单一频率的余弦波： t U u m Ω=ΩΩcos ,载波信号为 ： t U u c cm c ωcos = 普通调幅波（AM ）的表达式为AM u =t t U c AM ωcos )()cos 1(t m U a cm Ω+=t c ωcos 式中， a m 称为调幅系数或调幅度。 由于调幅系数a m 与调制电压的振幅成正比，即 m U Ω越大， a m 越大，调幅波 幅度变化越大， 一般 a m 小于或等于1。如果 a m >1，调幅波产生失真，这种情况称为过调幅。 未调制状态调制状态 m a Ucm ω0 Ω 图3-1 调幅波的波形 （2）. 普通调幅波（AM ）的频谱 普通调幅波（AM ）的表达式展开得： t U m t U m t U u c cm a c cm a c cm AM )cos(2 1 )cos(21cos Ω-+Ω++ =ωωω 它由三个高频分量组成。将这三个频率分量用图画出，便可得到图
4位全加器实验报告.doc
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
计组实验报告.
武汉大学计算机学院计算机科学与技术专业 CPU设计实验报告 实验名称:开放式实验CPU设计课题名称: 计算机组成原理 班级: 指导教师：徐爱萍 组长: 组员: 二零一五年三月
目录 目录 (1) 1 实验环境 (2) 1.1 Quartus Ⅱ介绍 (2) 1.2 硬件描述语言（VHDL） (3) 1.3实验的主要成果 (3) 2 实验要求 (5) 2. 1 指令格式要求 (5) 2. 2 指令流程及微信号序列分析 (6) 2.2.1 ADD指令分析 (6) 2.2.2 ADC指令分析 (7) 2.2.3 SUB指令分析 (7) 2.2.4 SBC指令分析 (7) 2.2.5 INC指令分析 (7) 2.2.6 DEC指令分析 (8) 2.2.7 SHL指令分析 (8) 2.2.8 SHR指令分析 (8) 2.2.9 MOVR指令分析 (8) 2.2.10 MOVD指令分析 (9) 2.2.11 LDRR指令分析 (9) 2.2.12 STRR指令分析 (10) 2.2.13 JMP指令分析 (10) 2.2.14 JRC指令分析 (11) 2.2.15 JRZ指令分析 (11) 2.2.16 JRS指令分析 (11) 2.2.17 CLC指令分析 (11) 2.2.18 STC指令分析 (11) 3.部件仿真实验 (11) 3.1 八个通用寄存器设计与仿真 (11) 3.1.1 设计代码 (11) 3.1.2 RTL连接图 (17) 3.1.3 仿真过程 (17) 3.2算术逻辑单元设计与仿真 (18) 3.2.1 设计代码 (18) 3.2.2 RTL连接图 (21) 3.2.3 仿真过程 (22) 4. CPU设计 (23) 4.1取指设计 (23) 4.2指令译码的设计 (25) 4.3执行部分设计 (28) 4.4存储器部分设计 (31) 4.5通用寄存器组设计 (32)
加法器的基本原理实验报告
一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行
Booth乘法器实验报告
运算器部件实验：Booth乘法器 班级：软件工程 一、实验目的 理解并掌握乘法器的原理。 二、实验原理 Booth算法是一种十分有效的计算有符号数乘法的算法。算法的新型之处在于减法也可用于计算乘积。Booth发现加法和减法可以得到同样的结果。因为在当时移位比加法快得多，所以Booth发现了这个算法，Booth算法的关键在于把1分类为开始、中间、结束三种，如下图所示 当然一串0或者1的时候不操作，所以Booth算法可以归类为以下四种情况： Booth算法根据乘数的相邻2位来决定操作，第一步根据相邻2位的4中情况来进行加或减操作，第二部仍然是将积寄存器右移，算法描述如下： （1）根据当前为和其右边的位，做如下操作： 00: 0的中间，无任何操作； 01: 1的结束，将被乘数加到积的左半部分； 10：1的开始，积的左半部分减去被乘数； 11: 1的中间，无任何操作。 （2）将积寄存器右移1位。 因为Booth算法是有符号数的乘法，因此积寄存器移位的时候，为了保留符号位，进行算术右移。同时如果乘数或者被乘数为负数，则其输入为该数的补码，若积为负数，则输出结果同样为该数的补码。
三、实验步骤 （1）打开QuartusII （2）将子板上的JTAG端口和PC机的并行口用下载电缆连接，打开试验台电源。 （3）执行Tools→Programmer命令，将booth_multiplier.sof下载到FPGA 中。 （4）在实验台上通过模式开关选择FPGA-CPU独立调试模式010. （5）将开关CLKSEL拨到0，将短路子DZ3短接且短路子DZ4断开，使FPGA-CPU 所需要的时钟使用正单脉冲时钟。 四、实验现象 五、具体代码实现 端口声明： port ( clk: in std_logic; md : in std_logic_vector(3 downto 0); mr : in std_logic_vector(3 downto 0);
八位加法器设计实验报告
实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));
or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4
计组实验报告--部分
2、设计报告 2、1实验方法 本实验要完成的工作主要包括： 1、指令系统的设计 2、利用VHDL语言完成实验CPU的设计，包括通用寄存器的设计、取值部分设计、指令译 码设计、执行设计、存储器设计、程序包设计和顶层设计设计 3、在Quatus II 平台上进行仿真，并下载到TEC-CA教学实验箱上进行调试。 这三大部分为并行关系，只有在完成上一部分的基础上才能继续进行下一步，而第二大部分可以同时并行进行。 实验的主要流程图为图2.1所示。 图2.1
在指令系统和CPU逻辑设计时，主要的方法是先根据老师给的指令要求，确定CPU所要实现的功能，根据寄存器等的情况划分指令格式，然后根据功能写出指令，根据不同指令的特点将它们分组并确定操作码；接下来设想每条指令的执行过程，需要哪些硬件支持，最后确定整个CPU的逻辑结构图。 2、2总体说明 2.2.1 CPU组成部件 实验CPU由5部分组成：取指部分instru_fetch、指令译码部分decoder_unit、执行部分exe_unit、存储器部分memory_unit和通用寄存器组fegile.另外，还有一个程序包exe_cpu_components，将各底层设计实体作为元件存储，供各设计实体使用。顶层设计实体exe_cpu完成5个组成部分的链接。 GR（8位，4个寄存器），ALU（8位），时序节拍发生器timer,AR(8位)，IR（8位），PC(8位)、PC(8位)，RAM(8位)，组合期间T1，T2，T3。逻辑控制器件controller，地址总线（8位），数据总线（8位）。 2、2、2整机原理实验图
图2.2.1 图2.2.2
加法器及差分放大器项目实验报告
加法器及差分放大器项目实验报告 一、项目内容和要求 （一）、加法器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容： 2.1 设计一个反相加法器电路，技术指标如下： （1）电路指标 运算关系:)25(21i i O U U U +-=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电 压波形。 C ：输入信号V U i 01=，改变2i U 的幅度，测量该加法器的动态范围。 D ：输入信号V U i 01=，V U i 1,2为正弦波，改变正弦波的频率，从1kHz 逐渐增加，步长为 2kHz ，测量该加法器的幅频特性。 2.2 设计一个同相加法器电路，技术指标如下： （1）电路指标 运算关系：21i i O U U U +=。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 1,121±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1,1,121为正弦波±=信号，测试两种输入组合情况下的输出电压 波形。 （二）、差分放大器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路，技术指标如下： （1）电路指标 运算关系:)(521i i O U U U --=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件
CMOS数字集成电路设计_八位加法器实验报告
CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30
目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)
数电实验报告半加全加器
实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）
功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）
（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一
模拟乘法器调幅实验报告
模拟乘法调幅（AＭ、ＤＳB） 实验报告 姓名： 学号： 班级： 日期：
模拟乘法调幅（A Ｍ、ＤＳB ）模块4 一、实验目的 1、掌握用集成模拟乘法器实现全载波调幅和抑止载波双边带调幅方法。 2、研究已调波与调制信号以及载波信号的关系。 3、掌握调幅系数的测量与计算方法。 4、通过实验对比全载波调幅、抑止载波双边带调幅波形。 5、了解模拟乘法器（MC1496）的工作原理，掌握调整与测量其特性参数的方法。 6、掌握用集成模拟乘法器构成调幅与检波电路的方法。 二、实验原理 调幅与检波原理简述： 调幅就是用低频调制信号去控制高频振荡（载波）的幅度，使高频振荡的振幅按调制信号的规律变化；而检波则是从调幅波中取出低频信号。 本实验中载波是465KHz 高频信号，10KHz 的低频信号为调制信号。 集成四象限模拟乘法器MC1496简介： 本器件的典型应用包括乘、除、平方、开方、倍频、调制、混频、检波、鉴相、鉴频动态增益控制等。它有两个输入端VX 、VY 和一个输出端VO 。一个理想乘法器的输出为VO=KVXVY ，而实际上输出存在着各种误差，其输出的关系为：VO=K （VX +VXOS ）（VY+VYOS ）+VZOX 。为了得到好的精度，必须消除VXOS 、VYOS 与VZOX 三项失调电压。集成模拟乘法器MC1496是目前常用的平衡调制/解调器，内部电路含有8 个有源晶体管。 MC1496的内部原理图和管脚功能如下图所示： MC1496各引脚功能如下： 1）、SIG+ 信号输入正端 2）、GADJ 增益调节端 3）、GADJ 增益调节端 4）、SIG- 信号输入负端 5）、BIAS 偏置端 6）、OUT+ 正电流输出端 7）、NC 空脚 8）、CAR+ 载波信号输入正端 9）、NC 空脚 10）、CAR- 载波信号输入负端 11）、NC 空脚 12）、OUT- 负电流输出端 13）、NC 空脚 14）、V- 负电源 实验电路说明 用MC1496集成电路构成的调幅器电路如下图所示 14131211109876 54 32 1SIG+GADJ GADJ SIG-BIAS OUT+NC V-NC OUT-NC CAR-NC CAR+ 126 23 14 51 1084