通信编解码器

学号

EDA技术及应用A

课程设计说明书

通信编解码器

起止日期：2015 年12 月28 日至2015 年12 月31 日

学生姓名

班级

成绩

指导教师(签字)

计算机与信息工程学院电子信息与工程系

2015年12月31日

课程设计任务书

2014 —2015 学年第1 学期

电子与信息工程系电子信息科学与技术专业

课程设计名称：EDA技术及应用A

设计题目：通信编解码器

完成期限：自2015 年12月28 日至2015 年12 月31 日共 1 周

一．课程设计依据

在掌握常用数字电路原理和技术的基础上，利用EDA技术和硬件描述语言，EDA开发软件（Quartus Ⅱ）和硬件开发平台（达盛试验箱CycloneⅡFPGA）进行初步数字系统设计。

二．课程设计内容

采用状态机结构设计简易串行数据编码器，输入为NRZ码，实现把输入码转换为转换为差分码，双相码，曼彻斯特码功能，串行数据速率为9600bit/s，要求通过仿真验证。

扩展设计：数据9600bit/s从串口来，采用1MHz超采样，实现数据9600bit/s NRZ码恢复，然后进行码变换。

三．课程设计要求

1. 要求独立完成设计任务。

2. 课程设计说明书封面格式要求见《天津城建大学课程设计教学工作规范》附表1

3. 课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。

4. 测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。

5. 课设说明书要求：

1) 说明题目的设计原理和思路、采用方法及设计流程。

2) 对各子模块的功能以及各子模块之间的关系作明确的描述。

3) 对实验和调试过程，仿真结果和时序图进行说明和分析。

4) 包含系统框图、电路原理图、HDL设计程序、仿真测试图。

指导教师（签字）：

教研室主任（签字）：

批准日期：2015 年12 月24 日

目录

第一章通信编解码器概述 (1)

1.1总体方案设计 (1)

1.2概念介绍 (1)

1.2.1状态机 (1)

1.1.2NRZ码 (2)

1.1.3差分码 (2)

1.1.4曼彻斯特码(又称双相码) (2)

1.3编码器的设计及程序 (3)

1.3.1 采用状态机结构设计 (3)

1.3.2 差分码模块程序 (3)

1.3.3 曼彻斯特码模块程序 (3)

第二章转码器的设计与仿真 (6)

2.1功能描述 (6)

2.2差分码源程序（基于Verilog HDL语言） (6)

2.2.1功能模块仿真 (6)

2.3曼彻斯特码源程序（基于Verilog HDL） (8)

2.3.1功能模块仿真 (11)

第三章转码器的综合设计及验证 (12)

3.1基于原理图的层次化设计 (12)

3.2转码器码的原理图 (13)

3.2.1曼彻斯特码转码器 (13)

3.2.2差分码转码器 (13)

第四章编解码器的设计总结 (14)

4.1设计调试 (14)

4.2 设计心得 (14)

参考文献 (15)

第一章通信编解码器概述

编解码器（codec）指的是一个能够对一个信号或者一个数据流进行变换的设备或者程序。这里指的变换既包括将信号或者数据流进行编码（通常是为了传输、存储或者加密）或者提取得到一个编码流的操作，也包括为了观察或者处理从这个编码流中恢复适合观察或操作的形式的操作。编解码器经常用在视频会议和流媒体等应用中，通常主要还是用在广电行业，作前端应用。

1.1 总体方案设计

本文主要介绍用Verilog HDL语言来描述编写一个将NRZ码转换为曼彻斯特码和差分码的软件模块，并能够在FPGA芯片中调试和仿真。

总体的设计原理框图如图1-1所示。

图1-1 原理框图

1.2 概念介绍

1.2.1 状态机

状态机是一个有向图形，由一组节点和一组相应的转移函数组成。状态机通过响应一系列事件而“运行”。每个事件都在属于“当前”节点的转移函数的控制范围内，其中函数的范围是节点的一个子集。函数返回“下一个”（也许是同一个）节点。这些节点中至少有一个必须是终态。当到达终态，状态机停止。

状态机主要分为2大类：第一类，若输出只和状态有关而与输入无关，则称为Moore 状态机：第二类，输出不仅和状态有关而且和输入有关系，则称为Mealy状态机。要特别注意的是，因为Mealy状态机和输入有关，输出会受到输入的干扰，所以可能会产生毛刺（Gitch）现象，使用时应当注意。事实上现在市面上有很多EDA工具可以很方便的

将采用状态图的描述转换成可以综合的VHDL程序代码。

1.1.2 NRZ码

数字信号可以直接采用基带传输所谓基带就是指基本频带。基带传输就是在线路中直接传送数字信号的电脉冲，这是一种最简单的传输方式，近距离通信的局域网都采用基带传输。

基带传输时,需要解决数字数据的数字信号表示以及收发两端之间的信号同步问题。对于传输数字信号来说,最简单最常用的方法是用不同的电压电平来表示两个二进制数字,也即数字信号由矩形脉冲组成。按数字编码方式，可以划分为单极性码和双极性码。

1.1.3 差分码

通信中的差分编码，差分编码输入序列{an}，差分编码输出序列{bn}，二者都为{0,1}序列，则差分编码输出结果为bn=an异或bn-1，并不是bn=an异或an-1（即所谓的：对数字数据流，除第一个元素外，将其中各元素都表示为各该元素与其前一元素的差的编码。这么定义是不准确的。）前者多用在2dpsk调制，后者多用在msk调制预编码。同时后者是码反变换器的数学表达式，即用来解差分编码用的。

1.1.4 曼彻斯特码(又称双相码)

曼彻斯特编码（Manchester Encoding），也叫做相位编码(PE)，是一个同步时钟编码技术，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码被用在以太网媒介系统中。曼彻斯特编码提供一个简单的方式给编码简单的二进制序列而没有长的周期没有转换级别，因而防止时钟同步的丢失，或来自低频率位移在贫乏补偿的模拟链接位错误。在这个技术下，实际上的二进制数据被传输通过这个电缆，不是作为一个序列的逻辑1或0来发送的（技术上叫做反向不归零制(NRZ)）。相反地，这些位被转换为一个稍微不同的格式，它通过使用直接的二进制编码有很多的优点。

曼彻斯特编码，常用于局域网传输。它利用两个具有不同相位的二进制码来代替原来的二进制码来代替原来的二级制信息码，它是由普通二进制数据与其位率时钟信号相异或而得，解决了传输数据没有时钟的问题。在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号；从低到高跳变表示"0"，从高到低跳变表示"1"。编码规则如表1-1所示。

表1-1 曼彻斯特码的编码规则

不像AMI码和HDB3码那样，曼彻斯特码的特点是仅仅使用了两个电平。曼彻斯特码不仅能够提供足够的定时分量，而且没有直流漂移，更重要的是其编码过程比较简单，但是这种码的带宽于其它码相比较要宽一些。

1.3编码器的设计及程序

1.3.1 采用状态机结构设计

状态机结构设计简易串行数据编码器，实现NRZ码转换为差分码，双相码和曼彻斯特码，串行数据速率为9600bit/s元再分成两个相等的间隔，码元１是前一个间隔为高电平而后一个间隔为低电平；码元０则正好相反，从低电平变到高电平。

设初始状态为s0编码为00，根据功能带入输入0时得到下一状态s1和相应输出0.依次代入类推，可得到如图1-2所示的状态图.

图1-2 状态图

1.3.2 差分码模块程序

其状态机设计程序如下：

always @(negedge clk or negedge reset)

if(reset == 0)state<=S0;else state<=next_state;

always @(state or in) begin

Out = 0;

case(state)

S0:begin if(in== 0)next_state = S1;else next_state = S3;end

S1:begin next_state = S2;end

S2:begin Out = 1;if( in== 0)next_state = S1;else next_state = S3;end

S3:begin Out = 1;next_state = S0;end

endcase

end

1.3.3 曼彻斯特码模块程序

曼彻斯特编码模块如下：

module Manchester_bian(in_dat,clk_tong,clk_fan,out_dat_tong,out_dat_fan,clr);

input in_dat,clk_tong,clk_fan,clr;

output out_dat_tong,out_dat_fan;

wire out_dat_tong,out_dat_fan;

wire out_dat_tong_1,out_dat_fan_1;

wire out_dat_tong_0,out_dat_fan_0;

assign out_dat_tong_1=(state1[1:0]==2'b01)?(clk_tong && con):1'b0;

assign out_dat_tong_0=(state1[1:0]==2'b10)?(clk_fan && con):1'b0;

assign out_dat_tong=(out_dat_tong_1) ||( out_dat_tong_0);

assign out_dat_fan_1=(state2[1:0]==2'b01)?(clk_tong && con):1'b0;

assign out_dat_fan_0=(state2[1:0]==2'b10)?(clk_fan && con):1'b0;

assign out_dat_fan=(out_dat_fan_1) || (out_dat_fan_0);

reg [1:0] state1;

reg [1:0] state2;

reg [1:0] dat_reg;

reg con;

always @(posedge clk_tong )

begin

con=1'b0;

if(~clr)

begin

state1[1:0]=2'b01;

state2[1:0]=2'b01;

con=1'b0;

end

else

begin

dat_reg[1:0]=dat_reg[1:0]>>1;

dat_reg[1]=in_dat;

if(dat_reg[1])

begin

state1[1:0]=2'b01;

con=1'b1;

if(state2[1:0]==2'b01)

begin

state2[1:0]=2'b10;

end

else

begin

state2[1:0]=2'b01;

end

end

else

begin

state1[1:0]=2'b10;

con=1'b1;

if(state2[1:0]==2'b01)

begin

state2[1:0]=2'b01;

end

else if(state2[1:0]==2'b10)

begin

state2[1:0]=2'b10;

end

end

end

end

endmodule

第二章转码器的设计与仿真

2.1 功能描述

码转换器是将RS232信号和RS485信号互转的接口转换器。也称之为485转换器，该设备直接从其他设备的串口（如计算机COM口）取馈电，无需外接电源，具有体积小，传输距离远、速率高、性能稳定等特性。它采用DB9针通用串行接口，广泛用于考勤机、硬盘录像机、收费系统中。

本课程设计的功能描述如下：

1、输入NRZ码；

2、连接编码模块、设置CLK；

3、输出差分码，曼彻斯特码。

2.2 差分码源程序（基于V erilog HDL语言）

module NRZ To Different (Out, in,clk,reset);

output Out;

input in;

input clk,reset;

reg Out;

reg [1:0] state,next_state;

parameter S0 = 0,S1 = 1,

S2 = 2,S3 = 3;

always @(negedge clk or negedge reset)

if(reset == 0)state<=S0;else state<=next_state;

always @(state or in) begin

Out = 0;

case(state)

S0:begin if(in== 0)next_state = S1;else next_state = S3;end

S1:begin next_state = S2;end

S2:begin Out = 1;if( in== 0)next_state = S1;else next_state = S3;end

S3:begin Out = 1;next_state = S0;end

endcase

end

endmodule

module stimulus();

reg CLK,RESET;

reg BIN;

wire BOUT;

CFM T1(

. Out (BOUT),

.in (BIN),

.clk(CLK),

.reset(RESET)

);

initial

$monitor($time," : IN = %b OUT = %b ", BIN,BOUT,);

initial begin

RESET <= 0;BIN <= 0;

#5 if(BOUT != 0)

$display($time," : Reset State_0 Failed ! ");

RESET <= 1;

#10 if(BOUT != 0)

$display($time," : State_1 Failed ! ");

#5 BIN <= 1;

#5 if(BOUT != 1)

$display($time," : State_2 Failed ! ");

#10 if(BOUT != 1)

$display($time," : State_3 Failed ! ");

#45 BIN <= 0;

#40 BIN <= 1;

#20 BIN <= 0;

#60 $stop;

end

endmodule

2.2.1功能模块仿真

与Max+plus II 相比，Quartus II提供了更强大、更直观便捷和操作灵活的原理图输入设计功能，提供了原理图输入多层次设计功能，同时配备了更丰富、适用于各种需要

的元件库，具有不可比拟的优势和先进性。为此本文采用Quartus II 7.2实现功能模块仿真：

1.在Quartus下，首先创建新工程，新建一个Verilog HDL fil e文件，将上述程序复制到生成的文本框中，以NRZ_To_Differential命名保存；

2.单击运行，程序验证无误后，新建一个Vector Waveform file文件保存在同一文件夹下；

3.将输入输出端口：Out、CLK、RESET导入窗口；

4.设定End Time，CLK和Count every的值；

5.保存窗口，调整波形可得到如下仿真波形；

以上步骤如图2-1时序仿真所示。

图2-1 差分码时序仿真

2.3 曼彻斯特码源程序（基于Verilog HDL）

Manchester码（双相码）编码器。

module Manchester_shuchu(clk,clr,in_dat,out_dat_tong,out_dat_fan);

input clk,clr,in_dat;

output out_dat_tong,out_dat_fan;

wire clk_fan;

fpj u0(.clk(clk),

.clk_fan(clk_fan),

);

Manchester_bian u1(.in_dat(in_dat),

.clk_tong(clk),

.clk_fan(clk_fan),

.out_dat_tong(out_dat_tong),

.out_dat_fan(out_dat_fan),

.clr(clr));

endmodule

//fpj模块：

module fpj(clk,clk_fan);

output clk_fan;

input clk;

wire clk2_fan;

assign clk_fan=~clk;

endmodule

//Manchester_bian模块：

module Manchester_bian(in_dat,clk_tong,clk_fan,out_dat_tong,out_dat_fan,clr); input in_dat,clk_tong,clk_fan,clr;

output out_dat_tong,out_dat_fan;

wire out_dat_tong,out_dat_fan;

wire out_dat_tong_1,out_dat_fan_1;

wire out_dat_tong_0,out_dat_fan_0;

assign out_dat_tong_1=(state1[1:0]==2'b01)?(clk_tong && con):1'b0;

assign out_dat_tong_0=(state1[1:0]==2'b10)?(clk_fan && con):1'b0;

assign out_dat_tong=(out_dat_tong_1) ||( out_dat_tong_0);

assign out_dat_fan_1=(state2[1:0]==2'b01)?(clk_tong && con):1'b0;

assign out_dat_fan_0=(state2[1:0]==2'b10)?(clk_fan && con):1'b0;

assign out_dat_fan=(out_dat_fan_1) || (out_dat_fan_0);

reg [1:0] state1;

reg [1:0] state2;

reg [1:0] dat_reg;

reg con;

always @(posedge clk_tong )

begin

con=1'b0;

if(~clr)

begin

state1[1:0]=2'b01;

state2[1:0]=2'b01;

con=1'b0;

end

else

begin

dat_reg[1:0]=dat_reg[1:0]>>1;

dat_reg[1]=in_dat;

if(dat_reg[1])

begin

state1[1:0]=2'b01;

con=1'b1;

if(state2[1:0]==2'b01)

begin

state2[1:0]=2'b10;

end

else

begin

state2[1:0]=2'b01;

end

end

else

begin

state1[1:0]=2'b10;

con=1'b1;

if(state2[1:0]==2'b01)

begin

state2[1:0]=2'b01;

end

else if(state2[1:0]==2'b10)

begin

state2[1:0]=2'b10;

end

end

end

end

endmodule

2.3.1功能模块仿真

采用Quartus II 7.2实现功能模块仿真：

1.在Quartus下，首先创建新工程，新建一个Verilog HDL fil e文件，将上述程序复制到生成的文本框中，以Manchester_shuchu命名保存；

2.单击运行，程序验证无误后，新建一个Vector Waveform file文件保存在同一文件夹下；

3.将输入输出端口：clk、clr、in_dat、out_dat_tong、fan导入窗口；

4.设定End Time，CLK和Count every的值；

5.保存窗口，调整波形可得到如下仿真波形；

以上步骤如图2-2时序仿真所示。

图2-2 曼彻斯特时序仿真

第三章转码器的综合设计及验证

3.1 基于原理图的层次化设计

在Quartus II软件的图形编译模式下，将三个输入端口分别与曼彻斯特转码器的clk、clr、in_dat相连，两个输出端口分别与曼彻斯特码转码器的输出端相连，并定义各输入、输出端口的名字。即构成了曼彻斯特图形文件仿真如图3-1所示。

图3-1曼彻斯特图形文件

在Quartus II软件的图形编译模式下，将三个输入端口分别与差分码转码器的in、clk、reset相连，输出端口output与差分码转码器输出端相连。与Stimulus共同构成了差分码图形文件仿真如图3-2所示。

图3-2差分码图形文件

3.2 转码器码的原理图

3.2.1 曼彻斯特码转码器

在Quartus II软件的图形编译模式下，将输入NRZ码通过转码器输出曼彻斯特码。综合后的曼彻斯特码转码器内核有3个输入控制端clk、clr、in_dat,2个输出端out_dat_tong、fan。如图3-3所示。

图3-3 曼彻斯特码转码器

3.2.2 差分码转码器

同理，将输入将输入NRZ码通过转码器输出差分码。综合后的差分码转码器有三个输入控制端clk、in、reset。输出端out。如图3-4所示。

图3-4差分码转码器

第四章编解码器的设计总结

4.1 设计调试

调试过程是整个课程实设计的关键，是验证程序的准确性、动手操作、检验问题、解决问题的关键。在程序校验过程中出现了一些错误。比如运行文件的命名与程序的头文件名不一致，字母的大小写，运算符的使用等问题。最后在老师和同学的帮助下都得以解决，同时对于Quartus II软件的使用也更加灵活、熟练。

4.2 设计心得

为期一周的课程设计终于接近了尾声，通信编解码设计也逐步完善。从一开始茫然无措，到查找各种资料逐渐找到头绪，直到课程设计报告的撰写。这一过程有自己的努力，也离不开老师的答疑指导和同学们的热心帮助。

在刚入手阶段，首先认真阅读了本课设的任务要求，依据本学期学到的知识初步确定设计方案，设计流程以及设计核心。经老师直指导，同学讨论初步确定了采用状态机结构实现编码器的设计。之后就是图书馆借书、网上查资料、翻阅课本等进行大量资料的查阅和学习。了解了状态机的原理，几种码的特点，码的转换等。巩固了本学期所学知识外，深入学习到了元器件间的连接、综合以及使用。

接下来就是在实验室的时序仿真操作，由于QuartusII软件的使用操作不是很好，同学耐心教了好久。在程序校验阶段总是出错，主要是保存时文件命名错误，与程序命名不一致。元件例化格式的错误和一些字符的使用错误。发现这些问题并改正的过程，提高了编程的严密性，增强了逻辑思维能力，更加熟悉了Verilog表述的方法和技巧。采用了自顶而下的设计，得到差分模块和曼彻斯特模块之后分别进行布局布线，运行结果几次显示错误，最后终于发现了缺了一个节点，有了这几次的教训，接下来的实验操作更加认真了。仿真过程还算顺利，仿真出了正确的波形。

反思这一实践过程发现了很多问题，首先基础知识薄弱，平时学习理论不够认真。对于大量资料的学习和理解有些困难，设计的方法也会有所局限。其次对于软件操作也有所欠缺。最后理论联系实践、活学活用有待提高。根据以上不足，今后的学习中会不断改善。加强理论，扩展书面知识，提高应用能力。

参考文献

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[2] 吴兰,付会凯.高性能误差放大器的设计与实现[J].自动化与仪表.2011(08)

[3] 曾喆昭,彭华林,钟蕴丽.新型数字通信接口[J].电气自动化.1999(04)

[4] 蒋建军,陈群贤,项湜伍.IBIS模型及其在高速线路设计中的仿真应用研究[J].上海电机学院学报.2005(03)

[5] 林杰.贝能科技专题之(四)NT系列Keeloq解码芯片的应用[J].电子世界.2007(12)

[6] 曾昭,彭华林,钟蕴丽.编解码芯片UM3758-108在数字通信接口中的应用[J].国外电子元器件.1998(06)

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[8] 梁红兵.安防芯片市场被广泛看好[J].金卡工程.2007(02)

[9] 张道礼,梁延彬,吴艳辉,陈胜.一种高电源抑制比的CMOS带隙基准电压源[J].华中科技大学学报(自然科学版).2007(11)

[10] 操良平,夏光琼,邓涛,林晓东,吴正茂.基于非相干光反馈半导体激光器的双向混沌通信研究[J].物理学报.2010(08)