机械振动实验报告1

中南大学

机械振动实验报告

姓名：### 学号：###### 成绩：指导教师

4位全加器实验报告

四位全加器 11微电子黄跃21 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】

表2 全加器逻辑功能真值表图4 全加器方框图图5 全加器原理图多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。四位全加器如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【实验步骤】 (1)建立新工程项目：打开modelsim软件，进入集成开发环境，点击File→New project建立一

个工程项目adder_4bit。建立文本编辑文件：点击File→New在该项目下新建Verilog源程序文件并且输入源程序。 (2)编译和仿真工程项目：在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。四位全加器 1、原理图设计如图9所示，四位全加器是由半加器和一位全加器组建而成：图9 四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图：

实验报告

实验课程：数学分析专业：数学与应用数学班级： 09级数本一班学号： 2009403078 姓名：王h 实验一函数极限（黑体三号）【实验目的】1.掌握使用Matlab 求极限的方法2.通过Matlab 实验理解掌握极限的定义。【实验内容】1.求函数极限 2. 求数列极限 3. 了解函数在某点连续【实验所使用的仪器设备与软件平台】实验使用MATLAB 软件【实验方法与步骤】（阐述实验的原理、方案、方法及完成实验的具体步骤等，对于必须编写计算机程序的实验，要附上编写的程序）一、实验原理：1.运用数列极限的定义。2.函数极限的定义。3.函数) (x f 在0x 点连续的定义。4.运用极限)(lim x f 与)(lim x f 存在的充要条件。二、实验方案与方法：首先了解极限的定义，然后运用Matlab 软件编写程序求极限。在使用Matlab 时要会运用声明符号变量syms,并且针对函数求极限的情况（左极限或右极限以及趋近于某点的左右极限等不同情况）编写相应的程序。三、实验步骤： 1. 先确定函数极限求∞ →n lim n n ，) 1ln(cos 1lim +-→x e x x x ，2 2 ) 2(sin ln lim x x x -→ ππ ，x x arctan lim ∞ →， x x x x 2) 1( lim +∞ → 2. 以第一个为例编写程序如下：

3.再求数列极限618 .02 15lim 1 ≈-= +∞ →n n n F F （其中已知数列 ] )2 5 1( )2 5 1[(5 1F 1 1 ++--+= n n n 【实验结果】【结果分析与讨论】

课程实验报告

课程实验报告专业年 2012年课程名称应用多元统计分析指导教师 *** 学生姓名 ** 学号 *************** 实验日期 ********** 实验地点实验室实验成绩教务处制 2013 年1月 12 日

实验项目名称系统聚类分析与主成分分析的上机实验实验目的SPSS软件中factor analysis的计算机操作及结果分析，使学生能熟练应用计算机及要求软件进行聚类分析与主成分分析与结果分析，培养实际应用能力。题目：实某地区35个城市2004年的7项经济统计指标数据（见附表）（1）试用最短距离聚类法对35个城市综合实力进行系统聚类分析，验并画出聚类谱系图。（2）试用主成分分析法对35个城市7项经济指标进行主成分分析，内并分析其综合实力。注：对输出结果进行分析！容要求：将SPSS软件的分析过程的关键步骤截图说明，需要计算的地方要写出详细计算步骤。实聚类分析：1.选择菜单项:分析→分类→系统聚类分析，在系统聚类分析对话验框中将“城市编号”变量选入“标注个案(C)”中，将其他变量选入“变量框”中，如图一所步在“分群”单选框中选中“个案”，表示进行的是Q型聚类。在“输出”复选框中选中“统计量” 骤和“图”，表示要输出的结果包含以上两项。

图一： 2. 单击“统计量(S)”按钮，在“系统聚类分析：统计量”对话框中选择“合并进程表”、“相似性矩阵”，表示输出结果将包括这两项内容。 3.单击“绘制(T)”按钮，在“系统聚类分析：图”对话框中选择“树状图”、“冰柱”，表示输出的结果将包括谱系聚类图（树状）以及冰柱图（垂直）。 4.单击“方法(M)”按钮，弹出“系统聚类分析：方法”对话框。“聚类方法(M)”选项条中可选项包括的几种方法，本实验中选择“组间联接”：“度量标准-区间(N)”选项条中可选项包括的几种度量方法，本实验中选择“平方Euclidean距离”：“转换值-标准化(S)”选项条中可选项包括几种将原始数据标准化的方法，本实验中选择“全局从0到1”。

FPGA一位全加器设计实验报告

题目：1位全加器的设计一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。二．实验原理由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来显示。三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

实验报告总结(15篇汇总)

实验报告总结第1篇课程学习和实验的操作诚然是一门专业课必须要去做的，能够使很多专业知识以及专业技能上桌面GIS的功能与菜单操作以及对地形分析等等的实验操作的提升，同时又是一门辩思课，给我很多思，给我莫大的空间。同时，设计专题地图和数据处理让我感触很深。使我对抽象的.理论有具体的认识。经过这次课程实验学习，我掌握专业软件件的简单运用；掌握地图专题制作的不一样方法，地图匹配，属性修改，数据处理，地形分析，缓冲区分析和网络分析以及如何提高地图质量，地图美观，也掌握制图方法和技术，也懂得很多的专业术语和知识。地理信息系统分析与应用的实验资料主要包括专题地图的制作，GIS的矢量化分析，数据误差校正，GIS数据格式转换，空间内插等等。每一步都需要大家仔细的揣摩研究，并且需要有清晰的思路，思路确定，也就在整体上把握住方向，接下来，就是把它细化，一步一步完成每一个实验模块。可是这个过程曲折可谓一言难尽。整个半天都是对着电脑，不然就是翻阅书本。再此期间我失落过，因为自我不懂的地方还很多。在做GIS实验的点点滴滴让我回味无穷，好多数据都是一边做一边为后面的操作打基础的，如果出现误差或者错误，就会导致后面的一些实验操作无法正常的开展和完成，这更是使我体会到仅有耐心细心和恒心，才能做好事情。本次的这些实验加强我们动手、思考和解决问题的本事，也进一步巩固和加深我对地理信息系统原理和方法的理解，提高综合运用本课程所学的知识和对知识的加强理解。培养我查阅资料的本事和

独立思考，解决问题的本事。经过实际操作，应用软件的分析方法，并培养严认真的工作作风，在制作实验操作的过程中有些问题不是很理解，但当我做完这些实验后，有些问题就迎刃而解。操作时经常会遇到这样那样的错误，有的是因为粗心造成的，也有的是用错方法，总之就是实现不。同时在实验的过程中发现自我的不足之处，对以前所学的知识点理解得不够透彻，掌握得不牢固。我认为，在这学期的GIS实验中，不仅仅培养独立思考、动手操作的本事，在各种其它本事上也都有提高。更重要的是，在实验课上，我们学会很多学习的方法。而这也是日后最实用的，真的是受益匪浅。要应对社会的挑战，仅有不断的学习、实践，再学习、再实践。这对于我们的将来也有很大的帮忙。以后，不管有多苦，我想我们都能变苦为乐，找寻趣味的事情，发现其中珍贵的事情。就像中国提倡的艰苦奋斗一样，我们都能够在实验结束之后变的更加成熟，会应对需要应对的事情。实验报告总结第2篇回顾起此课程设计，感慨颇多，从理论到实践，在这学期的学习中，能够说得是苦多于甜，累，可是能够学到很多很多的东西，不仅仅巩固以前所学过的知识，也学到很多在书本上所没有学到过的知识。在实验操作与设计的过程中遇到问题也颇多，但可喜的是最终都得到解决。此次课程实验学习给自我最大的感触是，不管什么样的软件，懂的也好不懂

4位全加器实验报告.doc

四位全加器 11微电子黄跃1117426021 【实验目的】采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

变压器实验报告汇总

四川大学电气信息学院实验报告书课程名称：电机学实验项目：三相变压器的空载及短路实验专业班组：电气工程及其自动化105，109班实验时间：2014年11月21日成绩评定：评阅教师：电机学老师：曾成碧报告撰写：

一、实验目的： 1 用实验方法求取变压器的空载特性和短路特性。 2 通过空载及短路实验求取变压器的参数和损耗。 3 计算变压器的电压变化百分率和效率。 4掌握三相调压器的正确联接和操作。 5 复习用两瓦特法测三相功率的方法。二．思考题的回答 1.求取变压器空载特性外施电压为何只能单方向调节？不单方向调节会出现什么问题？答：因为当铁磁材料处于交变的磁场中时进行周期性磁化时存在磁滞现象。如果不单方向调节变压器外施电压，磁通密度并不会沿原来的磁化曲线下降，所以会影响实验结果的准确性。 2.如何用实验方法测定三相变压器的铜、铁损耗和参数？实验过程中作了哪些假定？答：变压器的空载实验中认为空载电流很小，故忽略了铜耗，空载损耗近似等于变压器铁耗Fe P P ≈0，同时忽略了绕组的电阻和漏抗。空载时的铁耗可以直接用两瓦特法测得，根据公式2 003/I P r m ≈可以求得励磁电阻，由003/I U Z m ≈可以求得励磁阻抗，由2 2 k m m r Z X -=可以求得励磁电抗值。在变压器的短路实验中，由于漏磁场分布十分复杂，故在T 形等效电路计算时，可取k x x x 5.0'21==σσ，且k r r r 5.0'21==。同时由于外加电压低，忽略了铁耗，故假设短路损耗等于变压器铜耗。短路损耗k P 可直接由两瓦特法测得，有公式k k k I P r 2/=可得k r ，k k k I U Z 3/=，故k k k r Z x 22-=。 3.空载和短路实验中，为减小测量误差，应该怎样联接电压接线？用两瓦特表法测量三相功率的原理。答：变压器空载实验中应当采用电流表内接法。因为空载实验测量的是励磁阻抗，阻抗值较大，若采用电流表外接法，电压表会有明显的分流作用，从而产生较大的误差。变压器短路实验应当采用电流表外接法。因为短路实验中测量的是漏阻抗，

八位加法器设计实验报告

实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));

or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1)); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2)); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3)); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4

会计课程实验报告

会计课程实验报告篇一：会计综合实验课实验报告实验报告课程名称会计学专业综合实验实验项目名称模拟企业会计业务处理班级与班级代码实验室名称（或课室）专业会计学任课教师学号：姓名：实验日期：20 年月广东商学院教务处制姓名实验报告成绩评语：指导教师（签名）年月日说明：指导教师评分后，实验报告交院（系）办公室保存。会计综合实验课实验报告一、实验目的该课程是实践课程，是会计学专业学生理论联系实践，培养其实际操作能力的重要教学环节，是会计理论学习的继

续。课程要求学生在理解会计基本理论、基本方法的基础上，结合使用计算机，通过系统完整的练习，模拟会计主体处理会计业务的全过程，从而使学生体会真实的会计工作环境，系统地掌握会计核算的基本程序和基本方法，训练基本技能，为进一步从事财务分析等会计管理工作做准备。为适应信息社会对会计人员、管理人员的更高要求，提高在校学生实操能力，激发学生积极性和求知欲，针对会计学专业本科学生的特点，开设本课程。二、实验原理严格遵照会计准则，并根据系统所提供的相关会计核算资料，按照会计学原理中会计核算的步骤进行账务处理，按照会计监督的要求进行账务核对和监督；按照复式记账法，根据记账凭证登记账簿；按照资产=负债+所有者权益的会计恒等式进行凭证登记，账簿登记和对账工作。三、实验设备计算机系统四、结果预测会计凭证、会计账簿、会计报表五、实验步骤（一）设置账户（二）根据会计核算资料，填制各类原始凭证

（三）根据所填制原始凭证，填制记账凭证（四）根据每张记账凭证，详细登记日记账、明细账以及科目汇总表（五）根据所填制账簿，登记总账（六）查账对账（七）根据所填制总账，填制资产负债表、利润表等报表（八）会计档案保存六、实验结果 1、资产负债表 2、利润表篇二：会计实验报告《会计学》实验报告实验室会计与财务实验室所属课程名称实验类型实验日期指导教师班级学号姓名成绩【实验目的及要求】《会计学》是财经类专业的必修课。课程主要阐明的是会计学的基本理论、基本方法。通过本课程的学习，使学生掌握会计学的基本理论、基本方法和基本技能，熟练掌握和

8位全加器实验报告

实验1 原理图输入设计8位全加器一、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。二、原理说明：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。四、实验环境：计算机、QuartusII软件。五、实验流程：实验流程：根据半加器工作原理，建立电路并仿真，并将元件封装。 ↓ 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 ↓ 利用全加器构成8位全加器，并完成编译、综合、适配、仿真。图1.1 实验流程图

六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图：图1.2 半加器原理图（2）综合报告：图1.3 综合报告: （3）功能仿真波形图4：图1.4 功能仿真波形图

时序仿真波形图：图1.5 时序仿真波形图仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。（4）时序仿真的延时情况：图1.6 时序仿真的延时情况（5）封装元件：图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。（1）全加器原理图如图：图2.1 全加器原理图

实验报告总结(精选8篇)

《实验报告总结》实验报告总结（一）：一个长学期的电路原理，让我学到了很多东西，从最开始的什么都不懂，到此刻的略懂一二。在学习知识上面，开始的时候完全是老师讲什么就做什么，感觉速度还是比较快的，跟理论也没什么差距。但是之后就觉得越来越麻烦了。从最开始的误差分析，实验报告写了很多，但是真正掌握的确不多，到最后的回转器，负阻，感觉都是理论没有很好的跟上实践，很多状况下是在实验出现象以后在去想理论。在实验这门课中给我最大的感受就是，必须要先弄清楚原理，在做实验，这样又快又好。在养成习惯方面，最开始的时候我做实验都是没有什么条理，想到哪里就做到哪里。比如说测量三相电，有很多种状况，有中线，无中线，三角形接线法还是Y形接线法，在这个实验中，如果选取恰当的顺序就能够减少很多接线，做实验就应要有良好的习惯，就应在做实验之前想好这个实验要求什么，有几个步骤，就应怎样安排才最合理，其实这也映射到做事情，不管做什么事情，就应都要想想目的和过程，这样才能高效的完成。电原实验开始的几周上课时间不是很固定，实验报告也累计了很多，第一次感觉有那么多实验报告要写，在交实验报告的前一天很多同学都通宵了的，这说明我们都没有合理的安排好自己的时间，我就应从这件事情中吸取教训，合理安排自己的时间，完成就应完成的学习任务。这学期做的一些实验都需要严谨的态度。在负阻的实验中，我和同组的同学连了两三次才把负阻链接好，又浪费时间，又没有效果，在这个实验中，有很多线，很容易插错，所以要个性仔细。在最后的综合实验中，我更是受益匪浅。完整的做出了一个红外测量角度的仪器，虽然不是个性准确。我和我组员分工合作，各自完成自己的模块。我负责的是单片机，和数码显示电路。这两块都是比较简单的，但是数码显示个性需要细致，由于我自己是一个粗心的人，所以数码管我检查了很多遍，做了很多无用功。总结：电路原理实验最后给我留下的是：严谨的学习态度。做什么事情都要认真，争取一次性做好，人生没有太多时间去浪费。实验报告总结（二）：在分子生物学实验室为期两个月的实习使我受益匪浅，我不仅仅学习到了专业知识，更重要的是收获了经验与体会，这些使我一生受用不尽，记下来与大家共勉： 1.手脚勤快，热心帮忙他人。初来匝道，不管是不是自己的份内之事，都就应用心去完成，也许自己累点，但你会收获很多，无论是知识与经验还是别人的称赞与认可。 2.多学多问，学会他人技能。学问学问，无问不成学。知识和经验的收获能够说与勤学好问是成正比的，要记住知识总是垂青那些善于提问的人。 3.善于思考，真正消化知识。有知到识，永远不是那么简单的事，当你真正学会去思考时，他人的知识才能变成你自己的东西。 4.前人铺路，后人修路。墨守陈规永远不会有新的建树，前人的道路固然重要，但是学会另辟蹊径更为重要。

EDA 1位全加器实验报告

南华大学船山学院实验报告（2009 ~2010 学年度第二学期）课程名称EDA 实验名称1位全加器姓名学号200994401 专业计算机科学与班级01 技术地点8-212 教师

一、实验目的：熟悉MAX+plus 10.2的VHDL 文本设计流程全过程二、实验原理图： ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2u1b a c co so B co so B h_adder A h_adder A 三、实验代码：（1）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain ，bin ，cin : IN STD_LOGIC; cout ，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a ，b : IN STD_LOGIC; co ，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a ，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT ； SIGNAL d ，e ，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=>ain ，b=>bin ，co=>d ，so=>e); u2 : h_adder PORT MAP(a=>e ， b=>cin ， co=>f ，so=>sum); u3 : or2a PORT MAP(a=>d ， b=>f ， c=>cout);

实验一四位串行进位加法器的设计实验报告

实验一四位串行进位加法器的设计一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程，二、实验容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D 盘，打开File—>New—>VHDL File,从模版中选择库的说明，use 语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File—>close 关闭工程。底层文件： LIBRARY ieee;

USE ieee.std_logic_1164.ALL; ENTITY fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

实验一一位二进制全加器设计实验

南昌大学实验报告学生姓名：学号：专业班级：中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新实验日期： 2012 9 28 实验成绩：实验一一位二进制全加器设计实验一．实验目的（1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程；（2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果；（3）熟悉设备和软件，掌握实验操作。二．实验内容与要求（1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念；（2）给出此项设计的仿真波形；（3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。三．设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。半加器的真值表为表1 半加器真值表由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2）图1半加器原理图 (2) 全加器设计原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：

加法器实验报告

加法器实验报告篇一：加法器实验报告实验 _＿一＿＿【实验名称】 1位加法器【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算【操作步骤】 1. 1位全加器的设计（1）写出1位全加器的真值表（2）根据真值表写出表达式并化简（3）画出逻辑电路（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此（5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器（1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加法运算而且还能进行减法运算。画出该电路（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。【附录】篇二：加法器的基本原理实验报告一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

数电实验报告半加全加器

实验二半加/减器与全加/减器一、实验目的：（1）掌握全加器和半加器的逻辑功能。（2）熟悉集成加法器的使用方法。（3）了解算术运算电路的结构。二、实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图）三、实验原理：两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。四、实验内容：用74LS00和74LS86实现半加器、全加器的逻辑电路功能。（一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下：（74LS00引脚）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ）、实验结果半加器： S 二 AB AB = A 二 B C =B （A 二 M ）全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

数学实验报告反思与总结(3篇)

数学实验报告反思与总结（1）教学情境，是学生参与学习的具体的现实环境。知识具体情境性，是在情境中通过活动而产生的。生动有趣的教学情境，是激励学生主动参与学习的重要保证；是教学过程中的一个重要环节。一个好的教学情境可以沟通教师与学生的心灵，充分调动学生的既有经验，使之在兴趣的驱动下，主动参与到学习活动中去。那么在数学课堂教学中，创设一个优质的情境是上好一堂课的重要前提。一、创设实际生活情境，激发学生学习兴趣数学来源于生活，生活中又充满数学。著名数学家华罗庚说过："人们对数学早就产生了枯燥乏味、神秘、难懂的印象，原因之一便是脱离了实际。"因此，教师要善于从学生熟悉的实际生活中创设教学情境，让数学走进生活，让学生在生活中看到数学，接触数学，激发学生学习数学的兴趣。如：在教学《分类》时，我首先让学生拿出课前已准备的自己最喜爱的东西[玩具（汽车、火车、坦克、手枪……），图片（奥特曼、机器人、孙悟空、哪吒……），水果（苹果、梨子、香蕉、桔子……）]，提问："同学们都带来了这么多好玩、好看、好吃的东西，应该怎样分类摆放呢？"学生兴趣盎然，各抒己见。生1：把这些东西都放在一起。生2：摆整齐。生3：把好玩的放在一起，好看的放在一起，好吃的放在一起。生4：把同样的东西放在一起。教师抓住这个有利时机导入课题，探求新知。然后通过小组合作把学生带来的东西进行分类，并说明分类理由，总结分类的方法。各小组操作完后，小组代表汇报结果，生1：我们组整理玩具有：汽车、火车、手枪……生2：我们组整理图片有：奥特曼、机器人、哪吒……生3：我们组整理水果有：苹果、梨子、香蕉……（学生回答分类理由和方法时，教师适时引导，及时地给予肯定和评价。）师：各小组再按不同标准把东西分类细化。各小组操作完后，小组代表汇报结果，生1：我们把汽车放一起，把火车放一起……生2：我们把奥特曼放一起，把机器人放一起……生3：我们把梨子放一起，把苹果放一起…… 这样将知识与实际生活密切联系起来，巧妙地创设教学情境，激发了学生的学习兴趣和求知欲望，放飞了学生的思维，学生把自己好玩、好看、好吃的东西通过动手实践、自主探索、合作交流、体验，参与知识的形成过程和发展过程，理解掌握了分类的思想方法，获取了学习数学的经验，成为数学学习活动中的探索者、发现者、创造者，同时也提高了学生的观察能力，判断能力和语言表达能力。二、创设质疑情境，引发自主探究

全加器实验报告

全加器设计实验报告姓名：班级：学号：

实验目的： 1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计方法、输入步骤、层次化步骤。 2.掌握QuartusII的文本输入方式的设计过程，理解VHDL语言的结构级描述方法，学习元件例化语句的设计方法。实验原理：一位全加器可以用两个半加器及一个或门连接而成。要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连线完成原理图设计。全加器可以用两个半加器和一个或门连接而成，在半加器描述的基础上，采用COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。一.原理图 1.半加器实验步骤 1.打开Quartus Ⅱ软件，选择新建命令，在新建对话框中选择原理图文件编辑输入项，完成新建进入原理图编辑窗口。 2.在原理图编辑窗口任意位置右击鼠标，将出现快捷菜单，选择其中的输入元件项insert symbol，按照所设计的电路，放置器件，排版，连线，完成设计后选择另存为命令，命名为h_adder存放在指定文件夹中。

3.完成半加器的设计后，重复新建命令，开始进行全加器设计，在新建的原理图中，双击鼠标，在弹出的窗口中选择project选项，将之前存入的h_adder元件，放入原理图中。 2.全加器实验步骤 1.新建工程，在新建的工程中建立VHDL语言编辑文件，在编辑窗口处，输入设计的半加器全加器程序。 2.将设计好程序进行编译，没有错误之后定义全加器五个引脚所对应耳朵硬件电路的引脚号。 3.烧录程序，调试，验证程序是否合理。

二.程序

四位全加器

《计算机组成原理》实验报告题目:四位全加器的设计与实现 1、实验内容四位全加器的设计与实现。 2、实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。

3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计）一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。半加器描述： 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件 4）保存为h-adder将当前设计文件设置成工程文件。 5）编译

B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、

其中有四个元件为一位全加器（f-adder），其余为九个input元件；五个output 元件。、 4）编译通过。 6、实验结果与分析 1）建立波形图进行半加器、一位全加器和四位全加器的波形观察, 2）设定仿真时间为60.0us。 3）运行仿真器得到下面波形图: 半加器：

统计学实验报告汇总

本科生实验报告实验课程统计学学院名称商学院专业名称会计学学生姓名苑蕊学生学号201308040113 指导教师刘后平实验地点成都理工大学南校区实验成绩二〇一五年十月二〇一五年十月

学生实验心得关于本学期统计学课程的实践心得：一、实验目的：实验学习是贯彻统计教学大纲的教学计划的手段，不仅是校内教学的延续，而且是校内教学的总结。实验学习的目的就是使同学们的理论更加扎实、专业技能操作更加过硬。通过实验学习需要了解和掌握： 1、熟悉EXEL和SPSS操作系统，掌握数据管理界面的简单的操作； 2、熟悉EXEL和SPSS结果窗口的常用操作方法，掌握输出结果在文字处理软件中的使用方法。掌握常用统计图（线图、条形图、饼图、散点、直方图等）的绘制方法； 3、熟悉描述性统计图的绘制方法； 4、熟悉描述性统计图的一般编辑方法。二、实验内容：按照要求进行资料的整理，绘制统计表和统计图。 1.某高校二级学院60名教职工的月工资资料如下：1100 1200 1200 1400 1500 1500 1700 1700 1700 1800 1800 1900 1900 2100 2100 2200 2200 2200 2300 2300 2300 2300 2400 2400 2500 2500 2500 2500 2600 2600 2600 2700 2700 2800 2800 2800 2900 2900 2900 3100 3100 3100 3100 3200 3200 3300 3300 3400 3400 3400 3500 3500 3500 3600 3600 3600 3800 3800 3800 4200

四位全加器实验报告

《四位全加器》实验报告题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____

1、实验内容四位全加器的设计与实现。 2、实验目的与要求利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计）一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。半加器描述：根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件

4）保存为h-adder将当前设计文件设置成工程文件。 5）编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、