DDR走线规则
1．时钟信号
（1）差分布线，差分阻抗100欧姆，差分线误差±5mil。
（2）与其它信号的间距要大于25mil，而且是指edge to edge的间距
（3）CLK等长，误差±10mil。
2．数据信号：
（1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。
（2）DQ和DQM为点对点布线，
（3）DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。
（4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。
（5）DQS与DDR2_CLKP等长，误差±5mil。
（6）不同组信号间距：大于20mil（edge to edge的间距）
（7）DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方
（8）尽可能减少过孔
（9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度
（10）信号走线长度，不超过2500mil
3．控制信号和地址信号：
(1) 组内间距要大于12mil，而且是指edge to edge的间距
(2) 所有控制线须等长，误差±10mil。
(3 不同组信号间距：大于20mil（edge to edge的间距）
4．其它信号
DDR_VREF走线宽度20mil以上。
无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx（包括DDR2，DDR4等）相对与传统的同步SDRAM的读写，我认为主要困难有三点：
1，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路，在时序计算上有很大不同。DDR之所以双沿触发，其实是在芯片内部做了时钟的倍频（因为按照耐奎斯特准则，时钟频率应该至少是信号频率的2倍），对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号
使用分组同步触发DQS信号，所以DDR上要求时序同步的是DQ 和DQS之间，而不是一般数据和时钟之间。另外，一般信号在测试最大和最小飞行时间Tflight时，使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限vinh之间来计算，为保证足够的setup time和hold time，控制飞行时间，对信号本身沿速度不作考虑。而DDR由于电平低，只取一个中间电平Vref做测试电平，在计算setup time和hold time时，还要考量信号变化沿速率slew rate，在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值，在DDR专门的规范或者芯片资料中都有介绍。
2，匹配。DRR采用SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30～50ohm，电平VTT为高电平一半。这个上拉会提供buffer工作的直流电流，所以电流很大。此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配。这样的结果就是，在DDR的数据信号上，两端各有10～22ohm的串连电阻，靠近DDR端一个上拉；地址信号上，发射端一个串连电阻，靠近DDR端一个上拉。
3，电源完整性。DDR由于电平摆幅小（如SSTL2，为2.5V,SSTL1,为1.8V),对参考电压稳定度要求很高，特别是Vref和VTT，提供DDR 时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。
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ALLEGRO DDR布线规则
ALLEGRO约束规则设置步骤(以DDR为例) Dyyxh@pcbtech tzyhust@https://www.360docs.net/doc/2b16977924.html, 本文是我对约束规则设置方面的一些理解,希望对新手能有所帮助.由于本人水平有限, 错误之处难免,希望大家不吝赐教! 在进行高速布线时,一般都需要进行线长匹配,这时我们就需要设置好constraint规则,并 将这些规则分配到各类net group上.下面以ddr为例,具体说明这些约束设置的具体步骤. 1. 布线要求 DDR时钟: 线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,必需精确匹 配差分对走线误差,允许在+20mil以内 DDR地址,片选及其他控制线:线宽5mil,内部间距15mil,外部间距20mil,应走成 菊花链状拓扑,可比ddrclk线长1000-2500mil,绝对不能短 DDR数据线,ddrdqs,ddrdm线:线宽5mil,内部间距15mil,外部间距20mil,最好在 同一层布线.数据线与时钟线的线长差控制在50mil内. 2. 根据上述要求,我们在allegro中设置不同的约束 针对线宽(physical),我们只需要设置3个约束:DDR_CLK, DDR_ADDR,
DDR_DATA 设置好了上述约束之后,我们就可以将这些约束添加到net上了.点击physical rule set 中的attach……,再点击右边控制面板中的more, 弹出对话框 如上图所示,找到ckn0和ckp0,点击apply,则弹出 选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply, 弹出 即这两个net已经添加上了NET_PHYSICAL_TYPE属性,且值为DDR_CLK. 类似的,可以将DDR数据线,数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设 为DDR_DATA, DDR地址线,片选线,和其他控制线的NET_PHYSICAL_TYPE设为 DDR_ADDR. 上述步骤完成后,我们就要将已经设好的约束分配到这些net group上. 如下图点击assignment table…… 弹出对话框 如下图所示,我们对不同的信号组选择各自的physical约束 有人可能会问,为什么你这还有area0,area1啊这是因为你的这些约束有的地方不可 能达到的,比如在bga封装的cpu内,你引线出来,线间距不可能达到
差分信号走线原则
设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小，
DDR走线规则
1．时钟信号 （1）差分布线，差分阻抗100欧姆，差分线误差±5mil。 （2）与其它信号的间距要大于25mil，而且是指edge to edge的间距 （3）CLK等长，误差±10mil。 2．数据信号： （1）数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。 （2）DQ和DQM为点对点布线， （3）DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。 （4）组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。 （5）DQS与DDR2_CLKP等长，误差±5mil。 （6）不同组信号间距：大于20mil（edge to edge的间距） （7）DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方 （8）尽可能减少过孔 （9）叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度 （10）信号走线长度，不超过2500mil 3．控制信号和地址信号： (1) 组内间距要大于12mil，而且是指edge to edge的间距 (2) 所有控制线须等长，误差±10mil。 (3 不同组信号间距：大于20mil（edge to edge的间距） 4．其它信号 DDR_VREF走线宽度20mil以上。 无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx（包括DDR2，DDR4等）相对与传统的同步SDRAM的读写，我认为主要困难有三点： 1，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路，在时序计算上有很大不同。DDR之所以双沿触发，其实是在芯片内部做了时钟的倍频（因为按照耐奎斯特准则，时钟频率应该至少是信号频率的2倍），对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以DDR上要求时序同步的是DQ
与EMI相关的Layout走线规则
与EMI相关的Layout走线规则 1、PCB不能有直角走线，直角走线会导致阻抗不连续，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。 2、PCB走线特别是时钟线与总线的粗细应保持一致，粗细不一致时，走线阻抗会发生突变，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。直角时或粗细不一致时，导线横截面积改变，阻抗突变，会导致反射（电流振荡，方波上升沿上升时间变短，上升沿变陡，缚利叶变换时下降沿越平滑，高频范围变大，EMI FAIL风险变大）造成能量的叠加，导致EMI noise。另外有五种端接方式都是为了阻抗匹配。 3、尽量避免相邻布线层的层设置，无法避免时，应使相邻布线层中相互垂直或平行走线长度小于1000mil，减小平行走线之间的串扰。会形成杂散电容。 4、如果单板有内部信号走线层，则时钟等关键信号线布在内层。将关键信号布在内部走线层可以起到屏蔽的作用。 5、时钟线两侧建议包地线，包地线每隔3000mil接地，保证各包地线上各点电位相等，使信号的回流路径走在预先设定好的地线上，避免crosstalk和coupling到其它线路。 6、时钟、总线、射频线等关键信号走线和其他同层平行走线应满足3W原则，避免信号之间的串扰。原理同第三条。 7、电流大于等于1A电源所用的表贴保险丝、磁珠、电感、钽电容的焊盘应不少于两个过孔接到平面层，减少过孔等效阻抗。两个wire孔下地可以减小电感。 8、差分信号线应同层，等长，并行走线，保持阻抗一致，差分线间无其它走线，保证差分线对的共模阻抗相等，提高其抗干扰能力。差分信号大小相等，方向相等，从EE方面，如果信号到达时间不等，会造成误操作，从EMI考虑，差分信号平行走线noise能相互抵消。 9、关键信号走线一定不能跨分割区走线（包括过孔，焊盘导致的参考平面间隙），跨分割区走线会导致信号回路面积的增大。 10、信号跨其回流平面分割的情况不可避免时，建议在信号跨分割附近采用桥接电容方式处理，电容取值为1nF。信号跨分割时，常常会导致其回路面积增大，采用桥接地方式是人为的为其设置信号回路。加电容是高频充当导线。 11、单板上的滤波器（滤波电路）下方不要有其他无关信号走线，分布电容会削弱滤波器的滤波效果。 12、滤波器（滤波电路）的输入，输出信号不能相互平行，交叉走线，避免滤波前后的走线
AD布线规则(自己整理)
一、PCB板的元素 1、工作层面 对于印制电路板来说，工作层面可以分为6大类， 信号层（signal layer） 内部电源/接地层（internal plane layer） 机械层（mechanical layer）主要用来放置物理边界和放置尺寸标注等信息，起到相应的提示作用。EDA软件可以提供16层的机械层。 防护层（mask layer）包括锡膏层和阻焊层两大类。锡膏层主要用于将表面贴元器件粘贴在PCB上，阻焊层用于防止焊锡镀在不应该焊接的地方。 丝印层（silkscreen layer）在PCB板的TOP和BOTTOM层表面绘制元器件的外观轮廓和放置字符串等。例如元器件的标识、标称值等以及放置厂家标志，生产日期等。同时也是印制电路板上用来焊接元器件位置的依据，作用是使PCB板具有可读性，便于电路的安装和维修。 其他工作层（other layer）禁止布线层Keep Out Layer 钻孔导引层drill guide layer 钻孔图层drill drawing layer 复合层multi-layer 2、元器件封装 是实际元器件焊接到PCB板时的焊接位置与焊接形状，包括了实际元器件的外形尺寸，所占空间位置，各管脚之间的间距等。 元器件封装是一个空间的功能，对于不同的元器件可以有相同的封装，同样相同功能的元器件可以有不同的封装。因此在制作PCB板时必须同时知道元器件的名称和封装形式。 （1）元器件封装分类 通孔式元器件封装（THT，through hole technology） 表面贴元件封装（SMT Surface mounted technology） 另一种常用的分类方法是从封装外形分类：SIP单列直插封装 DIP双列直插封装 PLCC塑料引线芯片载体封装 PQFP塑料四方扁平封装 SOP小尺寸封装 TSOP薄型小尺寸封装 PPGA塑料针状栅格阵列封装 PBGA塑料球栅阵列封装 CSP芯片级封装 (2)元器件封装编号 编号原则：元器件类型+引脚距离（或引脚数）+元器件外形尺寸 例如AXIAL-0.3DIP14RAD0.1RB7.6-15等。 （3、铜膜导线是指PCB上各个元器件上起电气导通作用的连线，它是PCB设计中最重要的部分。对于印制电路板的铜膜导线来说，导线宽度和导线间距是衡量铜膜导线的重要指标，这两个方面的尺寸是否合理将直接影响元器件之间能否实现电路的正确连接关系。 印制电路板走线的原则： ◆走线长度：尽量走短线，特别对小信号电路来讲，线越短电阻越小，干扰越小。 ◆走线形状：同一层上的信号线改变方向时应该走135°的斜线或弧形，避免90°的拐角。
走线规则
本文档不是Altium Designere的 只是讲走线规则 在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种：自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。 自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB 板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。 1 电源、地线的处理 既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、 地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：众所周知的是在电源、地线之间加上去耦电容。尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) 用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。 2、数字电路与模拟电路的共地处理 现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个结点，所以必须在PCB内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在
差分线布线规则设置
Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev :1.00
Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)
1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。
DDR走线规则
DDR2走线规则? 叠层设置： 1、对于同一组数据线及其对应的DQ STROBE线，如DQ[7：0]、DM0与D QS0、DQS0#，应布在同一层，以减小信号skew。 2、 DDR2信号线的参考平面最好是选择地平面（尤其是时钟线），如果基于成本考虑，不得不选用电源层作为参考面，则DDR2供电电源平面需包围整个DDR2走线范围，且边缘要留有余量，电源与地平面间的阻抗在整个带宽范围内要足够低。 线长匹配： 1、走线增加一个过孔，大概相当于增加了90mil的传输线长度。 2、对于走线长度应把封装内部引线长度计算在内。 3、各信号线的长度匹配如下表：（控制线：CS、CKE、ODT；命令线：Ad dress、Bank Address、RAS、CAS、WE；数据线：DQ、DM） 4、时钟信号差分对的长度差应控制在5mil以内。
5、在能够满足布线空间的情况下，走线长度越短越好，一般控制在500 0mil以内，可以以时钟线作为参考线。 串扰： 1、对于蛇行走线，各线段之间的间距应至少为走线宽度的两倍（边沿到边沿）。 2、 DDR2信号线与非DDR2信号线之间的间距应大于25mil。 3、时钟、DQS等差分线与其它DDR2信号线的间距应大于20mil。 4、同一组命令线，同一组控制线或同一组数据线间的走线间距应大于走线宽度倍（最好2倍以上），而不同组间的信号线间距应大于走线宽度的2倍（最好3倍以上）。 5、在扇出线区域，由于空间限制，不能满足走线宽度和间距要求时，可适当减小走线宽度及减小走线间距，但该扇出线长度应小于500mil。 6、扇出线过孔应尽量靠近焊盘，如有可能，最好打焊盘孔。 7、每条信号线的过孔数最好不要超过两个。 8、 VREF参考电压线要有足够低的阻抗，且与其它DDR2信号线的间距大于25mil。 阻抗匹配： 1、 DDR2 800信号走线单端阻抗应设置成50Ω 2、对于控制命令线、时钟线要进行阻抗匹配，可采用源端串联匹配或末端并联匹配。（源端匹配具有较小的驱动功率，但上升沿时间是末端匹配
布线的基本规则
布线的基本规则 PCB布线的布通率依赖于良好的布局和布线规则的设置。布线规则可以预先制定，包括走线的弯曲次数、导通孔的数目、步进的大小等。一般先进行探索式布线，快速地把地短线连通，然后进行迷宫式布线，先全局性地优化尚未布的联机路径。可以根据需要断开已布的线，并试着重新再布线，可以改进总体效果。 对目前高密度的PCB板设计，过孔不太适合了，它浪费了许多宝贵的布线通道。为了解决这一矛盾，出现了盲孔和埋孔技朮，它不但完成了导通孔的作用，还省出许多布的通道，使布线过程完成得更加方便、流畅、完善。 1．印制电路板的走线 印制电路板的走线即印制电路板上的导线，是指PCB板上起各个元器件电气导通作用的联机。印制电路板的走线具有长度、宽度、厚度、形状、方向等属性，这些不同的属性在PCB设计中以体现出不同的作用，PCB设计者需要进行深入的了解，才能真正设计出高质量的PCB。 (1) 走线长度 尽量走短线，特别是对信号电路来讲，线越短电阻越小，干扰越小，同时耦合线的长度应尽量减短。 (2) 走线形状 同一层上的信号线改变方向时应该走斜线或弧形，且曲率半径比较好，应避免直角拐角。
(3) 走线宽度和中心距 在PCB设计中，网络性质相同的印制电路板线条的宽度要求一致，这样有利于阻抗匹配。从印制电路板制作工艺来讲，宽度可以做到0.3mm、0.2mm甚至0.1mm，中心距也可以做到0.3mm、0.2mm甚至0.1mm。但是，随着线条的变细，间距变小，在生产过程中的质量就更加难以控制，废品率将上升。综合考虑以上的因素，选用0.25mm 线宽和0.25mm线间距的布线原则比较适宜，这样既能有效控制质量，也能满足用户要求。 (4) 多层板走线方向 多层板走线要按电源层、地线层和信号层分开，减少电源、地、信号之间的干扰。多层板走线要求相邻两层板的线条应昼量互相垂直，或走斜线、曲线，不能平行走线，以利于减少板层间的耦合和干扰。大面积的电源层和大面积的地层要相邻。实际上电源层和地层之间形成一个电容，能够起到滤波作用。 2．焊盘设计要求 因为目前表面贴装元器件还没有统一的标准，不同的国家、不同的生产厂商所生产的元器件外形封装都有差异，所以在选择焊盘尺寸时，应与自己所选的元器件的封装外形、引脚等与焊接相关的尺寸进行比较。 (1) 焊盘长度 在焊点可靠性中，焊盘长度所起的作用比焊盘宽度更为重要，焊点的可靠性主要取决于长度而不是宽度。其尺寸的选择，要有利于焊
PCB布线一般规则
1 电源、地线的处理既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能 下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证 产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作 以表述：众所周知的是在电源、地线之间加上去耦电容。尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是： 地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm 对数字电路的PCB可 用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) 用大面积铜层作地线用,在印制板上把没被用上 的地方都与地相连接作为地线用。或是做成多层板， 电源，地线各占用一层。2、数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合 构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度 强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PC B对外界只有一个结点，所以必须在PCB 内部进行处理数、模共地的问题，而在板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口 处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。 3、信号线布在电（地）层上在多层印制板布线时，由于在信号线层没有布完的线剩下已经不多，再多加层数就会造成浪费也会 给生产增加一定的工作量，成本也相应增加了，为解决这个矛盾，可以考虑在电（地）层上进行布线。首先应考虑用电源层，其 次才是地层。因为最好是保留地层的完整性。 4、大面积导体中连接腿的处理在大面积的接地（电）中，常用元器件的腿与其连接，对连接腿的处理需要进行综合的考虑，就 电气性能而言，元件腿的焊盘与铜面满接为好，但对元件的焊接装配就存在一些不良隐患如：①焊接需要大功率加热器。②容易 造成虚焊点。所以兼顾电气性能与工艺需要，做成十字花焊盘，称之为热隔离（heat shield）俗称热焊盘（Thermal），这样， 可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电（地）层腿的处理相同。
手机走线规则
走线规则 射频： 1.Q,QB,I,IB四根一起走4mil，上下左右包地。 2.3WLE,3WSCLK,3WSDATA,RFVOEN四根一起走4mil, 上下左右包地。 3.VCXOEN,26mhz,V APC,V AFC走6mil,单独上下左右包地 4.射频电源要干净，最好包地 5.射频晶体淘到主地，三个接地点单独打孔到主地 6.发射芯片的VBAT，电容从大到小依次到芯片，从电池单 独引一根80MIL的线，不允许其它VBAT接到这根线上7.发射线，接收线，这个回路走表层的淘到主地，做阻抗要 求，走内层的不需要淘，但要与铜皮保持15MIL的间距。 8.其它射频有关的线不要受到干扰就可以了 9.射频天线溃点到裸铜，全层淘空，天线那根走线要淘到主 地，天线要做阻抗要求 蓝牙： 1.PCMCLK,PCMSYNC,PCMOUT,PCMIN四根线走4mil,一 起上下左右包地 2.BT_32K走线6mil,上下左右包地 3.VDD_1.8V这根电源，1UF靠近C1脚，10NF电容靠近
E1脚，走线两个电容相接，然后从E1脚换层接线到其它脚 4.数字地和模拟地在表层进行单独连接，进行分割，如果条 件允许第二层也要进行分割 5.晶体淘到主地 6.蓝牙下面一层最好不要走线 收音机： 1.FM_INL,FM_INR两根线，根据工程师的要求进行两根一 起上下左右包地，或者分开单独上下左右包地 2.FM_SCLK走线6mil,上下左右包地 3.FM_ANT的走线线宽和间距请教电子工程师 4.中间的地是否与周围PIN脚相接，请教电子工程师 5.VCC_FM电源走线15MIL，一般先接第九脚，再从第九 脚接线到其它脚，如果有不同，请教电子工程师 主芯片： 1.只要注意晶体必须先通过电容再到晶体，表层与第二层不 可以走线，必须是完整的地 2.如果是6223主芯片，要注意电源的进入方式，如果不会 可以请教电子工程师
PCB走线常用的规则范文
PCB走线常用的规则 PCB走线常用的规则：1：低频的的数字信号线，10-20mil就可以了。高频信号线要走等长的蛇形线。2：电源，地线。一般来说根据系统的功耗需求而定。一般数字系统基本上走30-50mil。如果电流再大的可以根据实际情况加粗或者增加电源管理散热处理等。3：模拟信号和数字信号的隔离。尤其是模拟地和数字地最好在两片地之间串联一个或者几个磁阻。关于PCI卡的PCB布线规则 感觉不错，转载在此，只为传播更多知识！ PCI卡的布线比较讲究，这是PCI信号的特点决定的。在常规性的高频数字电路设计中我们总是力求 避免阻抗不匹配造成的信号反射、过冲、振铃、非单调性现象，但是PCI信号却恰恰是利用了信号的反射 原理来传输物理信号，为使能够合理利用信号反射同时又尽力避免较大的过冲、振铃和非单调性等副作 用，PCI-SIG在PCI规范中对PCB物理实现做了一些规定。 PCI-SIG推荐PCI卡使用四层PCB板，PCI-SIG规定的PCI连接器的信号分布也正是为便于四层板布线而 优化定义的。PCI-SIG对PCI控制器的引脚分布也做了一个推荐性的示意图，实际上AMCC、PLX、OXFORD等 PCI控制器生产商也执行了这个推荐，在这个推荐的pin分布下，使用两层PCB板实际上也是很方便布线的 ，但是如果PCI卡系统硬件很复杂，需要多个电源分割层面的情况下还是多层PCB更好。 PCI卡上任何一个PCI信号仅能连接到一个负载（包括也不能另外连接到一个上拉电阻）。除了CLK， RST，INTA#~INTD#，JTAG这些pin之外，所有pin从金手指与卡座的接触点算起到负载端不得大于1.5inch ；CLK信号长度为2.5＋－0.1inch，这个长度有点长，所以许多情况下需要绕弯走线以达到长度要求，这 就是为什么常常在PCI卡上见到CLK的蛇形走线的原因；对其余几个pin没有特殊规定。多层PCB时信号走 线不要跨越不同的电源层面（至少，存在分割电源层面的那一层应位于PCB的另一面），这也就是为什么 常常见到PCI卡上A面金手指走上来的所有信号往往都打个过孔走到B面（元件面）的原因。 每个PCI信号的特性阻抗为60～100欧姆，负载电容不得超过10pf，IC的IO Pad应能够承受-3.5V的下 冲和+7.1V的信号过冲。对于AMCC、PLX、OXFORD等PCI控制器生产商来说，他们的控制器IC都满足这些规 定，用户不必考虑，但是如果使用CPLD/FPGA来实现PCI控制器则必须考虑使用的型号是
[分享]走线规则
[分享]走线规则 本文档不是Altium Designere的 只是讲走线规则 在PCB设计中，布线是完成产品设计的重要步骤，可以说前面的准备工作都是为它而做的，在整个PCB中，以布线的设计过程限定最高，技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种:自动布线及交互式布线，在自动布线之前，可以用交互式预先对要求比较严格的线进行布线，输入端与输出端的边线应避免相邻平行，以免产生反射干扰。必要时应加地线隔离，两相邻层的布线要互相垂直，平行容易产生寄生耦合。 自动布线的布通率，依赖于良好的布局，布线规则可以预先设定，包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线，快速地把短线连通，然后进行迷宫式布线，先把要布的连线进行全局的布线路径优化，它可以根据需要断开已布的线。并试着重新再布线，以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了，它浪费了许多宝贵的布线通道，为解决这一矛盾，出现了盲孔和埋孔技术，它不仅完成了导通孔的作用，还省出许多布线通道使布线过程完成得更加方便，更加流畅，更为完善，PCB板的设计过程是一个复杂而又简单的过程，要想很好地掌握它，还需广大电子工程设计人员去自已体会，才能得到其中的真谛。 1 电源、地线的处理 既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音
弱电线槽走线规范
金属线槽弱电施工规范 一、管道材料选择和施工要求 1、水平子系统 水平子系统的走线管道由两部分构成：一部分是每层楼内放置水平传输介质的总线槽，另一部分是将传输介质引向各房间信息接口的分线管或线槽。从总线槽到分线槽或线管需要有过渡连接。 总线槽要求宽度与高度的比例为3:1，在线槽中放置的双绞线应不超过三层。在线槽中放置的双绞线密度过大会影响底层双绞线的传输性能。 水平线槽一般有多处转弯，在转弯处应留有足够大的空间以保证双绞线有充分的弯曲半径。根据EIA/TIA569标准，超五类4对非屏蔽双绞线的弯曲半径应不小于线径的8倍。最新的标准认为，弯曲半径大于线径的4倍已可以满足传输要求了。但有一点是重要的，即保持足够大的弯曲半径可以保证系统的传输性能。 在水平线槽的转弯处，应有垫衬以减小拉线时的摩擦力。 水平子系统线槽或线管应采用镀锌铁槽或铁管。 双绞线和光纤对安装有不同的要求，双绞线垂直放置于竖井之内，由于自身的重量牵拉，日久之后会使双绞线的绞合发生一定程度的改变，这种改变对传输语音的三类线来说影响不是太大，但对需要传输高速数据的超五类线，这个问题是不能被忽略的，因此设计垂直竖井内的线槽时应仔细考虑双绞线的固定。双绞线的固定时的力的大小是应该受到重视的一种技巧，如果扎线太紧可能会降低NEXT值，从而影响线缆的传输性能。 缆线的敷设和保护方式检验 缆线般应按下列要求敷设： 缆线的型式、规格应与设计规定相符。 缆线的布放应自然平直，不得产生扭绞、打圈接头等现象，不应受外力的挤压和损伤。 缆线两端应贴有标签，应标明编号，标签书写应清晰，端正和正确。标签应选用不易损坏的材料。 缆线终接后，应有余量。交接间、设备间对绞电缆预留长度宜为0.5~1.0m，工作区为10~30mm；光缆布放宜盘留，预留长度宜为3~5m，有特殊要求的应按设计要求预留长度。 缆线的弯曲半径应符合下列规定： （1）非屏蔽4对对绞线电缆的弯曲半径应至少为电缆外径的4倍； （2）屏蔽4对对绞线电缆的弯曲半径应至少为电缆外径的6~10倍； （3）主干对绞电缆的弯曲半径应至少为电缆外径的10倍； （4）光缆的弯曲半径应至少为光缆外径的15倍。 电源线、综合布线系统缆线应分隔布放，缆线间的最小净距应符合设计要求。 在暗管或线槽中缆线敷设完毕后，宜在信道两端出口处用填充材料进行封堵。 预埋线槽和暗管敷设缆线应符合下列规定： 敷设线槽的两端宜用标志表示出编号和长度等内容。 敷设暗管宜采用钢管或阻燃硬质PVC管。布放多层屏蔽电缆、扁平缆线和大对数主干光缆时，直线管道的管径利用率为50%~60%，弯管道应为40%~50%。暗管布放4对对绞电缆或4芯以下光缆时，管道的截面利用率应为25%~30%。预埋线槽宜采用金属线槽，线槽的截面利用率不应超过50%。 设置电缆桥架和线槽敷设缆线应符合下列规定： 电缆线槽、桥架宜高出地面2.2m以上。线槽和桥架顶部距楼板不宜小于30mm；在过
九条高速PCB信走线规则
九条高速P C B信走线 规则 标准化管理处编码[BBX968T-XBB8968-NNJ668-MM9N]
规则一高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走线需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。 规则二高速信号的走线闭环规则 由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现一种失误，即时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI的辐射强度。 规则三高速信号的走线开环规则 规则二提到高速信号的闭环会造成EMI辐射，然而开环同样会造成EMI辐射。时钟信号等高速信号网络，在多层的PCB走线的时候一旦产生了开环的结果，将产生线形天线，增加EMI的辐射强度。 规则四高速信号的特性阻抗连续规则 高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射。也就是说，同层的布线的宽度必须连续，不同层的走线阻抗必须连续。 规则五高速PCB设计的布线方向规则 相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射。简而言之，相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。
规则六高速PCB设计中的拓扑结构规则 在高速PCB设计中，线路板特性阻抗的控制和多负载情况下的拓扑结构的设计，直接决定着产品的成功还是失败。图示为菊花链式拓扑结构，一般用于几Mhz的情况下为益。高速PCB设计中建议使用后端的星形对称结构。 规则七走线长度的谐振规则 检查信号线的长度和信号的频率是否构成谐振，即当布线长度为信号波长1/4的时候的整数倍时，此布线将产生谐振，而谐振就会辐射电磁波，产生干扰。 规则八回流路径规则 所有的高速信号必须有良好的回流路径。尽可能地保证时钟等高速信号的回流路径最小。否则会极大的增加辐射，并且辐射的大小和信号路径和回流路径所包围的面积成正比。 规则九器件的退耦电容摆放规则 退耦电容的摆放的位置非常的重要。摆放不合理根本起不到退耦的效果。其原则是：靠近电源的管脚，并且电容的电源走线和地线所包围的面积最小。
CPU走线规则
經統計﹐cpu走線應注意以下規則﹕ 1﹐走線時應同組同層﹐一個組的線用同一個層面﹐且中間不要穿插別組的線。2﹐每組的strober線一定要走在一起。 3﹐如果是notebook﹐必須嚴格按照layout guide來走線﹐規定用哪個層面必須走那個層面。如G610走的是top,in1層。 4﹐每個pin與pin之間走兩根net. 5,如果是smd的cpu,走線遵循以上規則﹐如果是dip零件﹐每個pin與pin只能走一根net. 6,dip的cpu strober信號線出pin后也一定要走在一起。 7,smd的cpu一定不要忘了打地孔﹐最好是一個pin打一個via. CPU走線速度 1﹐先拉出線頭﹐然后用拉線命令多根的線一起拉﹐拉到兩頭線不順只須換順序﹐這樣可以節省時間。 2﹐也可以先拉線﹐關掉drc﹐等所有線接好后再修線。 3﹐拉線時應注意避免讓線繞的過長﹐這樣繞等長時會很麻煩。因為這根線可能由于過長而導致其他線加長很多。 4﹐所有地孔打好via接線﹐最后變線寬﹐也可節省時間。 Cpu繞等長 1. 熟悉試算表﹐重要的是跟工程師確認包裝值是否正確。 2. 繞線間距(繞距)最好不要小于1﹕3 3. 繞線方向應與線垂直。
4﹐strober線的繞線弧度是50。0000﹐其他的線最好用20 .0000。 5﹐几根線一起繞可以節省空間﹐ 6﹐bga里不要繞等長﹐在限制區繞等長必須達到它設定的spacing. Cpu加測試點 1﹐cpu零件外框不要加測試點。 2,最好bottom層都加貼片的測試點﹐為了達到測試點覆蓋率top層也加貼片測試點。 3﹐加測試點時應注意在stack up里打開這個層面﹕ 會出現以上陰影部分﹐兩測試點點的陰影部分不能重疊﹐也不要靠太近。 K8smd的cpu rules 應根據layout guide 走線﹐如1﹕1﹕4﹐線寬為5﹐自己對自己為5﹐線與其他線的spacing是20﹐線與pin之間間距均勻
DDR2走线规则
DDR2走线规则 叠层设置： 1、对于同一组数据线及其对应的DQ STROBE线，如DQ[7：0]、DM0与DQS0、DQS0#，应布在同一层，以减小信号skew。 2、DDR2信号线的参考平面最好是选择地平面（尤其是时钟线），如果基于成本考虑，不得不选用电源层作为参考面，则DDR2供电电源平面需包围整个DDR2走线范围，且边缘要留有余量，电源与地平面间的阻抗在整个带宽范围内要足够低。 线长匹配： 1、走线增加一个过孔，大概相当于增加了90mil的传输线长度。 2、对于走线长度应把封装内部引线长度计算在内。 3、各信号线的长度匹配如下表：（控制线：CS、CKE、ODT；命令线：Address、Bank Address、RA S、CAS、WE；数据线：DQ、DM） 4、时钟信号差分对的长度差应控制在5mil以内。 5、在能够满足布线空间的情况下，走线长度越短越好，一般控制在5000mil以内，可以以时钟线作为参考线。 串扰： 1、对于蛇行走线，各线段之间的间距应至少为走线宽度的两倍（边沿到边沿）。 2、DDR2信号线与非DDR2信号线之间的间距应大于25mil。 3、时钟、DQS等差分线与其它DDR2信号线的间距应大于20mil。 4、同一组命令线，同一组控制线或同一组数据线间的走线间距应大于走线宽度1.5倍（最好2倍以上），而不同组间的信号线间距应大于走线宽度的2倍（最好3倍以上）。 5、在扇出线区域，由于空间限制，不能满足走线宽度和间距要求时，可适当减小走线宽度及减小走线间距，但该扇出线长度应小于500mil。 6、扇出线过孔应尽量靠近焊盘，如有可能，最好打焊盘孔。 7、每条信号线的过孔数最好不要超过两个。 8、VREF参考电压线要有足够低的阻抗，且与其它DDR2信号线的间距大于25mil。 阻抗匹配： 1、DDR2 800信号走线单端阻抗应设置成50Ω 2、对于控制命令线、时钟线要进行阻抗匹配，可采用源端串联匹配或末端并联匹配。（源端匹配具有较小的驱动功率，但上升沿时间是末端匹配的两倍，且一般驱动器的HI和LO驱动电阻不一样，较难得到精确的匹配阻值，源端匹配一般只适合于点对点拓扑）。
高速PCB走线规则
高速PCB走线规则 布线是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。主要从直角走线，差分走线，蛇形线等三个方面来阐述。1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)1/2/Z0 在上式中，C就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。 很多人对直角走线都有这样的理解，认为尖端容易发射或接收电磁波，产生EMI，这也成为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示，直角走线并不会比直线产生很明显的EMI。也许目前的仪器性能，测试水平制约了测试的精确性，但至少说明了一个问题，直角走线的辐射已经小于仪器本身的测量误差。 总的说来，直角走线并不是想象中的那么可怕。至少在GHz以下的应用中，其产生的任何诸如电容，反射，EMI等效应在TDR测试中几乎体现不出来，高速PCB设计工程师的重点还是应该放在布局，电源/地设计，走线设计，过孔等其他方面。当然，尽管直角走线带来的影响不是很严重，但并不是说我们以后都可以走直角线，注意细节是每个优秀工程师必备的基本素质，而且，随着数字电路的飞速发展，PCB工程师处理的信号频率也会不断提高，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。